intel UG-20093 ModelSim FPGA edisyon simulation

ModelSim* – Simulation Intel® FPGA Edition Quick-Start Intel® Quartus® Prime Pro Edition

Dokiman sa a montre kijan pou simulation yon konsepsyon Intel® Quartus® Prime Pro Edition nan ModelSim* – Intel FPGA Edition similatè. Simulation konsepsyon verifye konsepsyon ou anvan pwogramasyon aparèy la. Lojisyèl Intel Quartus Prime la jenere simulation files pou sipòte similatè EDA pandan konpilasyon konsepsyon.
Figi 1. ModelSim - Intel FPGA edisyon

Simulation konsepsyon enplike nan jenere simulation files, konpile modèl simulation, kouri simulation a, ak viewnan rezilta yo. Etap sa yo dekri koule sa a:

1. Louvri Example Design nan paj 4
2. Espesifye Paramèt Zouti EDA nan paj 4
3. Jenere yon Modèl Script Enstalasyon Similatè nan paj 5
4. Modifye Script Enstalasyon Similatè a nan paj 6
5. Konpile ak Simile konsepsyon an nan paj 8 la
6. View Fòm Ond Siyal yo nan paj 9
7. Ajoute siyal nan simulation nan paj 11
8. Rerun Simulation nan paj 12
9. Modifye Simulation Testbanch la nan paj 12

Louvri Example Design

PLL_RAM example konsepsyon gen ladan Intel FPGA nwayo IP yo demontre koule nan simulation debaz. Telechaje ansyen anample konsepsyon files epi louvri pwojè a nan lojisyèl Intel Quartus Prime.
Nòt: Quick-Start sa a mande pou yon konpreyansyon debaz sou sentaks langaj deskripsyon pyès ki nan konpitè ak koule nan konsepsyon Intel Quartus Prime, jan Intel Quartus Prime Pro Edition Foundation Online Training dekri.

1. Telechaje epi dekonprime konsepsyon Quartus_Pro_PLL_RAM.zip egzanpample.
2. Lanse vèsyon lojisyèl Intel Quartus Prime Pro Edition 19.4 oswa pita.
3. Pou ouvri ansyen anample pwojè konsepsyon, klike sou File ➤ Louvri Pwojè, chwazi pwojè pll_ram.qpf la file, epi klike sou OK.

Figi 2. Pwojè pll_ram nan Intel Quartus Prime Pro Edition

Espesifye Anviwònman Zouti EDA

Espesifye anviwònman zouti EDA pou jenere simulation files pou sipòte simulateur.

1. Nan lojisyèl Intel Quartus Prime a, klike sou Devwa ➤ Anviwònman ➤ Anviwònman Zouti EDA.
2. Anba Simulation, chwazi ModelSim-Intel FPGA kòm non Zouti a. Kenbe paramèt default yo pou Fòma pou netlist pwodiksyon ak anyè Sòti.

Jenere yon Modèl Script konfigirasyon similatè

Scripts konfigirasyon similatè ede ou simulation nwayo IP yo nan konsepsyon ou. Swiv etap sa yo pou jenere modèl script konfigirasyon simulateur espesifik machann pou modil IP yo nan ansyen anample konsepsyon. Lè sa a, ou ka Customize modèl sa a pou objektif simulation espesifik ou yo.

1. Pou konpile konsepsyon an, klike sou Pwosesis ➤ Kòmanse Konpilasyon. Fenèt Mesaj la endike lè konpilasyon fini.
2. Klike sou Zouti ➤ Jenere Script Enstalasyon Similatè pou IP. Kenbe anyè Sòti default la epi Sèvi ak chemen relatif chak fwa sa posib anviwònman pou script konfigirasyon an file. Modèl script konfigirasyon an jenere nan anyè ou presize a.

Figi 3. Jenere Scripts Enstalasyon Similatè IP bwat dyalòg

Modifye Script konfigirasyon similatè a

Modifye script konfigirasyon similatè ki te pwodwi a pou pèmèt kòmandman espesifik ki simulation nwayo IP yo nan pwojè a.

1. Nan yon editè tèks, louvri /PLL_RAM/mentor/msim_setup.tcl file.
2. Kreye yon nouvo tèks file ak non mentor_example.do epi sove li nan /PLL_RAM/mentor/ anyè.
3. Nan msim_setup.tcl la file, kopye seksyon kòd ki mete nan kòmantè MODÈL TÈ NIVO - KÒMANSE ak MODÈL TÈ NIVO - FINI, epi kole kòd sa a nan nouvo mentor_ex la.ample.do file.
4. Nan mentor_ex laample.do file, efase karaktè sèl liv (#) ki vin anvan liy make sa yo pou pèmèt kòmandman konpilasyon:

Figi 4. Retire kòmandman simulation ki make nan Script la

1. Ranplase liy sa yo nan mentor_ex laample.do script:

Tablo 1. Espesifye Valè nan mentor_ex laample.do Script

Ranplase liy sa a	Avèk Liy sa a
mete QSYS_SIMDIR	../
vlog files>	vlog -vlog01compat -work work ../PLL_RAM.v vlog -vlog01compat -work work ../UP_COUNTER_IP/UP_COUNTER_IP.v vlog -vlog01compat -work work ../DOWN_COUNTER_IP/DOWN_COUNTER_IP.v vlog -vlog01compat -work work ../ClockPLL/ClockPLL.v vlog -vlog01compat -work work ../RAMhub/RAMhub.v vlog -vlog01compat -work work ../testbench_1.v
mete TOP_LEVEL_NAME	mete TOP_LEVEL_NAME tb
kouri -a	ajoute vag * view estrikti view siyal kouri -tout

1. Sove /PLL_RAM/mentor/mentor_ex laample.do file. Figi sa a montre mentor_ex laample.do file apre revizyon yo fini:

Figi 5. Konplete Top-Level IP Simulation Setup Script

Konpile ak simulation konsepsyon an

Kouri tèt nivo mentor_ex laample.do script nan ModelSim – Intel FPGA edisyon lojisyèl pou konpile ak simulation konsepsyon ou.

1. Lanse lojisyèl ModelSim - Intel FPGA Edition. ModelSim - Intel FPGA Edition GUI òganize eleman simulation ou an nan fenèt ak onglet separe.
2. Soti nan anyè pwojè PLL_RAM, louvri testbench_1.v la file. Menm jan an tou, louvri mentor/mentor_ex laample.do file.
3. Pou montre fenèt Transkripsyon an, klike sou View ➤ Transkripsyon. Ou ka antre kòmandman pou ModelSim – Intel FPGA Edition dirèkteman nan fenèt Transcript la.
4. Tape kòmandman sa a nan fenèt transkripsyon an epi peze antre: fè mentor_example.do

Konsepsyon an konpile ak simulation, dapre espesifikasyon ou nan mentor_ex laample.no script. Figi sa a montre ModelSim – Intel FPGA edisyon similatè:

Figi 6. ModelSim - Intel FPGA edisyon entèfas

View Fòm Ond siyal

Swiv etap sa yo pou view siyal nan fòm ond simulation testbench_1.v:

1. Klike sou fenèt Vag la. Fòm ond simulation la fini nan 11030 ns, jan testbench la presize. Fenèt Vag la bay lis siyal CLOCK, WE, OFFSET, RESET_N, ak RD_DATA.

Figi 7. ModelSim – Intel FPGA Edition Wave Window

1. Pou view siyal yo nan konsepsyon an tèt nivo pll_ram.v, klike sou tab la Sim. Fenèt Sim la senkronize ak fenèt Objè yo.

Figi 8. ModelSim – Intel FPGA edisyon Sim ak objè Windows

1. Pou view siyal yo modil tèt nivo, elaji katab la tb nan tab la Objè. Menm jan an tou, elaji katab Test1 la. Fenèt Objè yo montre siyal UP_module, DOWN_module, PLL_module ak RAM_module.
2. Nan fenèt Sim a, klike sou yon modil anba Test1 pou montre siyal modil la nan fenèt Objè yo.
3. View bibliyotèk la simulation files nan fenèt Bibliyotèk la.

Figi 9. ModelSim – Fenèt Bibliyotèk edisyon Intel FPGA

Ajoute siyal nan simulation la

Siyal CLOCK, WE, OFFSET, RESET_N, ak RD_DATA parèt otomatikman nan fenèt Wave paske konsepsyon nivo siperyè defini I/O sa yo. Anplis de sa, ou ka opsyonèlman ajoute siyal entèn nan simulation la.

1. Nan fenèt Objè yo, lokalize modil UP_module, DOWN_module, PLL_module ak RAM_module.
2. Nan fenèt Objè yo, chwazi RAM_module. Antre ak rezilta modil la se
3. ekspozisyon.

Figi 10. Ajoute Siyal Nan Fenèt Onn

1. Pou ajoute siyal entèn yo ant modil RAM desann-kont ak doub pò, klike sou rdaddress epi klike sou Add Wave.
2. Pou ajoute siyal entèn yo ant modil RAM up-counter ak doub-pò, klike sou wraddress ak dwa-klike sou Add Wave. Altènativman, ou ka trennen epi depoze siyal sa yo soti nan fenèt la Objè nan fenèt la Vag.
3. Pou jenere fòm ond yo pou nouvo siyal ou ajoute yo, klike sou Simulation ➤ Kouri ➤ Kontinye.

Rerun Simulation

Ou dwe rekomanse simulation la si ou fè chanjman nan konfigirasyon simulation la, tankou ajoute siyal nan fenèt Wave la, oswa modifye testbench_1.v la. file. Swiv etap sa yo pou rekomanse simulation:

1. Nan ModelSim – Intel FPGA edisyon similatè, klike sou Simulation ➤ Rekòmanse. Kenbe opsyon default yo epi klike sou OK. Opsyon sa yo klè fòm ond yo epi rekòmanse tan simulation, pandan y ap kenbe siyal ak paramèt ki nesesè yo.
   Nòt: Altènativman, ou ka re-kouri /PLL_RAM/mentor/mentor_ex laample.do script pou re-kouri simulation nan liy lòd la.
2. Klike sou Simulation ➤ Run ➤ Run -all. Testbench_1.v file simulation selon espesifikasyon testbench yo. Pou kontinye simulation, klike sou Simulation ➤ Kouri ➤ Kontinye. Kòmandman sa a kontinye simulation jiskaske ou klike sou bouton Stop la.

Modifye Simulation Testbench la

Testbench_1.v example testbench teste sèlman yon seri kondisyon espesifik ak ka tès yo. Ou ka manyèlman modifye testbench_1.v la file nan ModelSim - similatè Intel FPGA edisyon pou teste lòt ka ak kondisyon:

1. Louvri testbench_1.v la file nan ModelSim - Intel FPGA edisyon similatè.
2. Dwa-klike sou testbench_1.v la file pou konfime ke file pa mete pou li sèlman.
3. Antre epi sove nenpòt paramèt testbench adisyonèl nan testbench_1.v la file.
4. Pou jenere fòm ond yo pou yon banc tès ou modifye, klike sou Simulation ➤ Rekòmanse.
5. Klike sou Simulation ➤ Run ➤ Run -all.

ModelSim – Intel FPGA Edisyon Simulation Quick-Start Revizyon Istwa

Vèsyon dokiman an	Intel Quartus Prime Version	Chanjman
2019.12.30	19.4	• Mizajou etap ak Ekran pou Intel Quartus Prime Pro Edition vèsyon 19.4. • Mizajou konsepsyon eksample file lyen ak kontni.
2018.09.25	18.0	Korije erè sentaks nan mentor_example.do Script.
2018.05.07	18.0	Retire etap ki pa nesesè nan Kouri simulation nan liy kòmand pwosedi.
2017.07.15	17.1	Premye lage.

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.

• Lòt non ak mak yo ka reklame kòm pwopriyete lòt moun.

Dokiman / Resous

intel UG-20093 ModelSim FPGA edisyon simulation [pdfGid Itilizatè UG-20093 ModelSim FPGA edisyon simulation, UG-20093, ModelSim FPGA edisyon simulation, FPGA edisyon simulation, edisyon simulation

Referans

• Manyèl itilizatè