intel UG-20093 ModelSim FPGA leidimo modeliavimas

ModelSim* – „Intel® FPGA Edition“ modeliavimo greitoji pradžia „Intel® Quartus® Prime Pro Edition“

Šiame dokumente parodyta, kaip modeliuoti Intel® Quartus® Prime Pro Edition dizainą ModelSim* – Intel FPGA Edition simuliatoriuje. Prieš programuojant įrenginį, dizaino modeliavimas patikrina jūsų dizainą. „Intel Quartus Prime“ programinė įranga generuoja modeliavimą files palaikomiems EDA simuliatoriams rengiant dizainą.
1 pav. ModelSim – Intel FPGA Edition

Projektavimo modeliavimas apima modeliavimo generavimą files, modeliavimo modelių sudarymas, modeliavimo vykdymas ir viewrezultatus. Šie veiksmai apibūdina šį srautą:

1. Atidarykite Example Dizainas 4 puslapyje
2. Nurodykite EDA įrankio nustatymus 4 puslapyje
3. Sugeneruokite treniruoklio sąrankos scenarijaus šabloną 5 puslapyje
4. Modifikuokite simuliatoriaus sąrankos scenarijų 6 puslapyje
5. Sukompiliuokite ir imituokite dizainą 8 puslapyje
6. View Signalo bangų formos 9 puslapyje
7. Pridėkite signalus prie modeliavimo 11 puslapyje
8. Pakartotinis modeliavimas 12 puslapyje
9. Modifikuokite modeliavimo bandymo stendą 12 puslapyje

Atidarykite Example Dizainas

PLL_RAM pvzample dizainas apima Intel FPGA IP branduolius, kad parodytų pagrindinį modeliavimo srautą. Atsisiųskite buvample dizainas files ir atidarykite projektą „Intel Quartus Prime“ programinėje įrangoje.
Pastaba: Norint atlikti šią greitą pradžią, reikia išmanyti aparatūros aprašo kalbos sintaksę ir „Intel Quartus Prime“ projektavimo eigą, kaip aprašoma „Intel Quartus Prime Pro Edition Foundation“ internetiniame mokyme.

1. Atsisiųskite ir išpakuokite Quartus_Pro_PLL_RAM.zip dizainą, pvzample.
2. Paleiskite „Intel Quartus Prime Pro Edition“ programinės įrangos versiją 19.4 arba naujesnę.
3. Norėdami atidaryti buvample dizaino projektas, spustelėkite File ➤ Atidarykite projektą, pasirinkite projektą pll_ram.qpf file, tada spustelėkite Gerai.

2 pav. Pll_ram projektas Intel Quartus Prime Pro Edition

Nurodykite EDA įrankio nustatymus

Nurodykite EDA įrankio nustatymus, kad sukurtumėte modeliavimą files palaikomiems treniruokliams.

1. „Intel Quartus Prime“ programinėje įrangoje spustelėkite Priskyrimai ➤ Nustatymai ➤ EDA įrankio nustatymai.
2. Dalyje Modeliavimas kaip įrankio pavadinimą pasirinkite ModelSim-Intel FPGA. Išsaugokite numatytuosius parametrus Format for output netlist ir Output directory.

Sukurkite treniruoklio sąrankos scenarijaus šabloną

Simuliatoriaus sąrankos scenarijai padeda imituoti IP branduolius jūsų dizaine. Atlikite šiuos veiksmus, kad sugeneruotumėte konkretaus tiekėjo modeliuoklio sąrankos scenarijaus šabloną IP moduliams, esantiems pvzample dizainas. Tada galite tinkinti šį šabloną savo konkretiems modeliavimo tikslams.

1. Norėdami sudaryti dizainą, spustelėkite Apdorojimas ➤ Pradėti kompiliavimą. Pranešimų lange rodoma, kai kompiliavimas baigtas.
2. Spustelėkite Įrankiai ➤ Generuoti simuliatoriaus sąrankos scenarijų, skirtą IP. Išsaugokite numatytąjį išvesties katalogą ir naudokite santykinius kelius, kai tik įmanoma sąrankos scenarijaus parametrą file. Sąrankos scenarijaus šablonas sugeneruojamas jūsų nurodytame kataloge.

3 pav. Generuoti simuliatoriaus sąrankos scenarijus IP dialogo langas

Modifikuokite simuliatoriaus sąrankos scenarijų

Modifikuokite sugeneruotą simuliatoriaus sąrankos scenarijų, kad įgalintumėte konkrečias komandas, imituojančias projekto IP branduolius.

1. Teksto rengyklėje atidarykite /PLL_RAM/mentor/msim_setup.tcl file.
2. Sukurkite naują tekstą file su vardu mentorius_example.do ir išsaugokite jį /PLL_RAM/mentor/ kataloge.
3. Msim_setup.tcl file, nukopijuokite kodo skiltį, pateiktą TOP-LEVEL TEMPLATE – BEGIN ir TOP-LEVEL TEMPLATE – END komentaruose, tada įklijuokite šį kodą į naują mentor_example.do file.
4. Mentor_example.do file, ištrinkite vieno svaro (#) simbolius prieš šias paryškintas eilutes, kad įgalintumėte kompiliavimo komandas:

4 pav. Atšaukti paryškintas modeliavimo komandas scenarijuje

1. Pakeiskite šias eilutes lauke mentor_example.do scenarijus:

1 lentelė. Mentor_ex nurodykite reikšmesample.do scenarijus

Pakeiskite šią eilutę	Su šia linija
nustatyti QSYS_SIMDIR	../
vlogas files>	vlog -vlog01compat -darbas ../PLL_RAM.v vlog -vlog01compat -darbas ../UP_COUNTER_IP/UP_COUNTER_IP.v vlog -vlog01compat -darbas ../DOWN_COUNTER_IP/DOWN_COUNTER_IP.v vlog -vlog01compat -darbas ../ClockPLL/ClockPLL.v vlog -vlog01compat -darbas ../RAMhub/RAMhub.v vlog -vlog01compat -darbas ../testbench_1.v
nustatyti TOP_LEVEL_NAME	nustatyti TOP_LEVEL_NAME tb
paleisti -a	pridėti bangą * view struktūra view signalai veikia -visi

1. Išsaugokite /PLL_RAM/mentor/mentor_example.do file. Toliau pateiktame paveikslėlyje parodytas mentorius_example.do file baigus taisymus:

5 pav. Užbaigtas aukščiausio lygio IP modeliavimo sąrankos scenarijus

Sukompiliuokite ir imituokite dizainą

Paleiskite aukščiausio lygio mentor_example.do scenarijų ModelSim – Intel FPGA Edition programinėje įrangoje, kad sukurtumėte ir imituotumėte jūsų dizainą.

1. Paleiskite ModelSim – Intel FPGA Edition programinę įrangą. ModelSim – Intel FPGA Edition GUI suskirsto jūsų modeliavimo elementus į atskirus langus ir skirtukus.
2. Iš PLL_RAM projekto katalogo atidarykite testbench_1.v file. Panašiai atidarykite mentor/mentor_example.do file.
3. Norėdami pamatyti nuorašo langą, spustelėkite View ➤ Nuorašas. ModelSim – Intel FPGA Edition komandas galite įvesti tiesiai lange Transkriptas.
4. Įveskite šią komandą nuorašo lange ir paspauskite Enter: do mentor_example.do

Dizainas kompiliuojamas ir imituojamas pagal jūsų specifikacijas mentor_example.nėra scenarijaus. Toliau pateiktame paveikslėlyje parodytas ModelSim – Intel FPGA Edition simuliatorius:

6 pav. ModelSim – Intel FPGA Edition GUI

View Signalo bangų formos

Atlikite šiuos veiksmus, kad view signalai testbench_1.v modeliavimo bangos formoje:

1. Spustelėkite langą „Wave“. Modeliavimo bangos forma baigiasi ties 11030 ns, kaip nurodo bandymų stendas. Lange Wave pateikiami CLOCK, WE, OFFSET, RESET_N ir RD_DATA signalai.

7 pav. ModelSim – Intel FPGA Edition Wave Window

1. Į view aukščiausio lygio pll_ram.v dizaino signalus, spustelėkite skirtuką Sim. Sim langas sinchronizuojasi su langu Objektai.

8 pav. ModelSim – Intel FPGA Edition Sim and Objects Windows

1. Į view aukščiausio lygio modulio signalus, išplėskite tb aplanką skirtuke Objektai. Panašiai išplėskite aplanką Test1. Objektų lange rodomi UP_module, DOWN_module, PLL_module ir RAM_module signalai.
2. Sim lange spustelėkite modulį, esantį Test1, kad būtų rodomi modulio signalai lange Objektai.
3. View modeliavimo biblioteka files Bibliotekos lange.

9 pav. ModelSim – Intel FPGA Edition bibliotekos langas

Pridėkite signalus prie modeliavimo

Signalai CLOCK, WE, OFFSET, RESET_N ir RD_DATA automatiškai rodomi Wave lange, nes aukščiausio lygio dizainas apibrėžia šiuos įvesties / išvesties elementus. Be to, galite pasirinktinai pridėti vidinius signalus į modeliavimą.

1. Objektų lange suraskite modulius UP_module, DOWN_module, PLL_module ir RAM_module.
2. Objektų lange pasirinkite RAM_module. Modulio įėjimai ir išėjimai yra
3. ekranas.

10 pav. Signalų įtraukimas į bangų langą

1. Norėdami pridėti vidinius signalus tarp žemutinio skaitiklio ir dviejų prievadų RAM modulio, dešiniuoju pelės mygtuku spustelėkite rdadresas, tada spustelėkite Pridėti bangą.
2. Norėdami pridėti vidinius signalus tarp viršutinio skaitiklio ir dviejų prievadų RAM modulio, dešiniuoju pelės mygtuku spustelėkite wraddress, tada spustelėkite Add Wave. Arba galite vilkti ir mesti šiuos signalus iš lango Objektai į langą banga.
3. Norėdami sugeneruoti signalų formas naujiems pridedamiems signalams, spustelėkite Imituoti ➤ Vykdyti ➤ Tęsti.

Pakartotinis modeliavimas

Turite iš naujo paleisti modeliavimą, jei keičiate modeliavimo sąranką, pvz., įtraukite signalus į langą Wave arba pakeisite testbench_1.v file. Norėdami pakartotinai paleisti modeliavimą, atlikite šiuos veiksmus:

1. ModelSim – Intel FPGA Edition simuliatoriuje spustelėkite Imituoti ➤ Paleisti iš naujo. Išsaugokite numatytąsias parinktis ir spustelėkite Gerai. Šios parinktys išvalo bangų formas ir iš naujo paleidžia modeliavimo laiką, išsaugant reikiamus signalus ir nustatymus.
   Pastaba: Arba galite iš naujo paleisti /PLL_RAM/mentor/mentor_example.do scenarijų, kad iš naujo paleistumėte modeliavimą komandinėje eilutėje.
2. Spustelėkite Imituoti ➤ Vykdyti ➤ Vykdyti -viską. Testbench_1.v file imituoja pagal bandymo stendo specifikacijas. Norėdami tęsti modeliavimą, spustelėkite Imituoti ➤ Vykdyti ➤ Tęsti. Ši komanda tęsia modeliavimą, kol spustelėsite mygtuką Sustabdyti.

Modifikuokite modeliavimo bandymo stendą

Testbench_1.v example testbench testuoja tik tam tikrą sąlygų ir bandymų atvejų rinkinį. Galite rankiniu būdu redaguoti testbench_1.v file ModelSim – Intel FPGA Edition simuliatoriuje, kad išbandytumėte kitus atvejus ir sąlygas:

1. Atidarykite testbench_1.v file ModelSim – Intel FPGA Edition simuliatoriuje.
2. Dešiniuoju pelės mygtuku spustelėkite testbench_1.v file patvirtinti, kad file nėra nustatytas kaip Tik skaityti.
3. Įveskite ir išsaugokite papildomus testbench parametrus testbench_1.v file.
4. Norėdami sugeneruoti modifikuoto bandymo stendo bangų formas, spustelėkite Imituoti ➤ Paleisti iš naujo.
5. Spustelėkite Imituoti ➤ Vykdyti ➤ Vykdyti -viską.

ModelSim – „Intel FPGA Edition Simulation Quick-Start“ peržiūros istorija

Dokumento versija	Intel Quartus Prime versija	Pakeitimai
2019.12.30	19.4	• Atnaujinti 19.4 versijos „Intel Quartus Prime Pro Edition“ veiksmai ir ekrano kopijos. • Atnaujintas dizainas, pvzample file nuoroda ir turinys.
2018.09.25	18.0	Ištaisytos sintaksės klaidos programoje mentor_example.do scenarijus.
2018.05.07	18.0	Pašalintas nereikalingas žingsnis Vykdykite modeliavimą komandų eilutėje procedūra.
2017.07.15	17.1	Pradinis išleidimas.

Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas.

• Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.

Dokumentai / Ištekliai

intel UG-20093 ModelSim FPGA leidimo modeliavimas [pdfVartotojo vadovas UG-20093 ModelSim FPGA leidimo modeliavimas, UG-20093, ModelSim FPGA leidimo modeliavimas, FPGA leidimo modeliavimas, leidimo modeliavimas

Nuorodos

• Vartotojo vadovas