intel UG-20093 ModelSim FPGA Edition Simulacija

ModelSim* – Intel® FPGA Edition Simulation Quick-Start Intel® Quartus® Prime Pro Edition

Ta dokument prikazuje, kako simulirati zasnovo Intel® Quartus® Prime Pro Edition v simulatorju ModelSim* – Intel FPGA Edition. Simulacija načrtovanja preveri vaš dizajn pred programiranjem naprave. Programska oprema Intel Quartus Prime ustvari simulacijo files za podprte simulatorje EDA med kompilacijo načrta.
Slika 1. ModelSim – Intel FPGA Edition

Simulacija načrtovanja vključuje generiranje simulacije files, sestavljanje simulacijskih modelov, izvajanje simulacije in viewing rezultatov. Naslednji koraki opisujejo ta tok:

1. Odprite Example Oblikovanje na strani 4
2. Določite nastavitve orodja EDA na strani 4
3. Ustvarite predlogo skripta za nastavitev simulatorja na strani 5
4. Spremenite skript za namestitev simulatorja na strani 6
5. Prevedite in simulirajte načrt na strani 8
6. View Valovne oblike signala na strani 9
7. Dodajte signale v simulacijo na strani 11
8. Ponovno zaženite simulacijo na strani 12
9. Spremenite preskusno mizo simulacije na strani 12

Odprite Example Oblikovanje

PLL_RAM nprampZasnova datoteke vključuje jedra IP Intel FPGA za prikaz osnovnega poteka simulacije. Prenesite exampoblikovanje files in odprite projekt v programski opremi Intel Quartus Prime.
Opomba: Ta hitri začetek zahteva osnovno razumevanje sintakse jezika za opis strojne opreme in poteka načrtovanja Intel Quartus Prime, kot je opisano v spletnem usposabljanju za fundacijo Intel Quartus Prime Pro Edition.

1. Prenesite in razpakirajte Quartus_Pro_PLL_RAM.zip design example.
2. Zaženite različico programske opreme Intel Quartus Prime Pro Edition 19.4 ali novejšo.
3. Za odpiranje example oblikovalski projekt, kliknite File ➤ Odprite projekt, izberite projekt pll_ram.qpf filein nato kliknite V redu.

Slika 2. Projekt pll_ram v različici Intel Quartus Prime Pro Edition

Določite nastavitve orodja EDA

Določite nastavitve orodja EDA za ustvarjanje simulacije files za podprte simulatorje.

1. V programski opremi Intel Quartus Prime kliknite Dodelitve ➤ Nastavitve ➤ Nastavitve orodja EDA.
2. V razdelku Simulacija izberite ModelSim-Intel FPGA kot ime orodja. Ohranite privzete nastavitve za Format for output netlist in Output directory.

Ustvarite predlogo skripta za nastavitev simulatorja

Nastavitveni skripti simulatorja vam pomagajo simulirati jedra IP v vaši zasnovi. Sledite tem korakom, da ustvarite predlogo skripta za nastavitev simulatorja, specifičnega za prodajalca, za module IP v example design. Nato lahko to predlogo prilagodite svojim specifičnim ciljem simulacije.

1. Če želite prevesti načrt, kliknite Obdelava ➤ Začni prevajanje. Okno Sporočila označuje, ko je prevajanje končano.
2. Kliknite Orodja ➤ Ustvari namestitveni skript simulatorja za IP. Ohranite privzeti izhodni imenik in nastavitev Uporabi relativne poti, kadar je to mogoče, za namestitveni skript file. Predloga namestitvenega skripta se ustvari v imeniku, ki ga podate.

Slika 3. Pogovorno okno IP za ustvarjanje namestitvenih skriptov simulatorja

Spremenite namestitveni skript simulatorja

Spremenite ustvarjeni namestitveni skript simulatorja, da omogočite posebne ukaze, ki simulirajo jedra IP v projektu.

1. V urejevalniku besedil odprite /PLL_RAM/mentor/msim_setup.tcl file.
2. Ustvari novo besedilo file z imenom mentor_example.do in ga shranite v imenik /PLL_RAM/mentor/.
3. V datoteki msim_setup.tcl file, kopirajte del kode, ki je obdan s komentarji PREDLOGA NAJVIŠJE RAVNI – ZAČETEK in PREDLOGA NAJVIŠJE RAVNI – KONEC, nato pa to kodo prilepite v nov mentor_example.do file.
4. V mentorju_example.do file, izbrišite enojni znak (#) pred naslednjimi označenimi vrsticami, da omogočite ukaze za prevajanje:

Slika 4. Odkomentirajte označene simulacijske ukaze v skriptu

1. Zamenjajte naslednje vrstice v mentor_exampskript le.do:

Tabela 1. Podajte vrednosti v mentor_exampskript le.do

Zamenjaj to vrstico	S to vrstico
nastavite QSYS_SIMDIR	../
vlog files>	vlog -vlog01compat -work delo ../PLL_RAM.v vlog -vlog01compat -work delo ../UP_COUNTER_IP/UP_COUNTER_IP.v vlog -vlog01compat -work delo ../DOWN_COUNTER_IP/DOWN_COUNTER_IP.v vlog -vlog01compat -work delo ../ClockPLL/ClockPLL.v vlog -vlog01compat -delo delo ../RAMhub/RAMhub.v vlog -vlog01compat -delo delo ../testbench_1.v
nastavite TOP_LEVEL_NAME	nastavite TOP_LEVEL_NAME tb
teči -a	dodaj val * view struktura view signali tečejo - vse

1. Shranite /PLL_RAM/mentor/mentor_example.do file. Naslednja slika prikazuje mentor_example.do file po končanih popravkih:

Slika 5. Dokončan skript za namestitev simulacije IP na najvišji ravni

Prevedite in simulirajte načrt

Zaženite mentor_ex najvišje ravniampskript le.do v programski opremi ModelSim – Intel FPGA Edition za prevajanje in simulacijo vašega načrta.

1. Zaženite programsko opremo ModelSim – Intel FPGA Edition. GUI ModelSim – Intel FPGA Edition organizira elemente vaše simulacije v ločena okna in zavihke.
2. V imeniku projekta PLL_RAM odprite testbench_1.v file. Podobno odprite mentor/mentor_example.do file.
3. Za prikaz okna Prepis kliknite View ➤ Prepis. Ukaze za ModelSim – Intel FPGA Edition lahko vnesete neposredno v okno Transkript.
4. V okno Prepis vnesite naslednji ukaz in pritisnite Enter: do mentor_example.do

Zasnova se prevaja in simulira v skladu z vašimi specifikacijami v mentor_example.no scenarij. Naslednja slika prikazuje simulator ModelSim – Intel FPGA Edition:

Slika 6. ModelSim – Intel FPGA Edition GUI

View Valovne oblike signala

Sledite tem korakom za view signali v valovni obliki simulacije testbench_1.v:

1. Kliknite okno Wave. Valovna oblika simulacije se konča pri 11030 ns, kot določa preskusna naprava. V oknu Wave so navedeni signali CLOCK, WE, OFFSET, RESET_N in RD_DATA.

Slika 7. ModelSim – Okno valovanja Intel FPGA Edition

1. Za view signale v načrtu pll_ram.v najvišje ravni, kliknite zavihek Sim. Okno Sim se sinhronizira z oknom Predmeti.

Slika 8. ModelSim – Intel FPGA Edition Sim in Objects Windows

1. Za view modul najvišje ravni signalizira, razširite mapo tb na zavihku Predmeti. Podobno razširite mapo Test1. Okno Objects prikazuje signale UP_module, DOWN_module, PLL_module in RAM_module.
2. V oknu Sim kliknite modul pod Test1, da prikažete signale modula v oknu Objekti.
3. View simulacijsko knjižnico files v oknu knjižnice.

Slika 9. ModelSim – Okno knjižnice Intel FPGA Edition

Dodajte signale v simulacijo

Signali CLOCK, WE, OFFSET, RESET_N in RD_DATA se samodejno prikažejo v oknu Wave, ker zasnova najvišje ravni določa te V/I. Poleg tega lahko simulaciji po želji dodate notranje signale.

1. V oknu Predmeti poiščite module UP_module, DOWN_module, PLL_module in RAM_module.
2. V oknu Predmeti izberite RAM_module. Vhodi in izhodi modula so
3. zaslon.

Slika 10. Okno za dodajanje signalov v valovanje

1. Če želite dodati notranje signale med spodnjim števcem in modulom RAM z dvojnimi vrati, z desno miškino tipko kliknite rdaddress in nato kliknite Dodaj val.
2. Če želite dodati notranje signale med števec za povečanje in modul RAM z dvojnimi vrati, z desno miškino tipko kliknite wraddress in nato kliknite Dodaj val. Lahko pa te signale povlečete in spustite iz okna Objects v okno Wave.
3. Če želite ustvariti valovne oblike za nove signale, ki jih dodate, kliknite Simuliraj ➤ Zaženi ➤ Nadaljuj.

Ponovi simulacijo

Simulacijo morate znova zagnati, če spremenite nastavitev simulacije, kot je dodajanje signalov v okno Wave ali spreminjanje testne bench_1.v file. Za ponoven zagon simulacije sledite tem korakom:

1. V simulatorju ModelSim – Intel FPGA Edition kliknite Simulate ➤ Restart. Ohranite privzete možnosti in kliknite V redu. Te možnosti počistijo valovne oblike in znova zaženejo čas simulacije, pri tem pa ohranijo potrebne signale in nastavitve.
   Opomba: Druga možnost je, da znova zaženete /PLL_RAM/mentor/mentor_exampskript le.do za ponovni zagon simulacije v ukazni vrstici.
2. Kliknite Simuliraj ➤ Zaženi ➤ Zaženi - vse. Testna miza_1.v file simulira v skladu s specifikacijami preskusne naprave. Za nadaljevanje simulacije kliknite Simuliraj ➤ Zaženi ➤ Nadaljuj. Ta ukaz nadaljuje simulacijo, dokler ne kliknete gumba Stop.

Spremenite preskusno mizo simulacije

Testbench_1.v example testbench testira samo določen nabor pogojev in testnih primerov. Testbench_1.v lahko uredite ročno file v simulatorju ModelSim – Intel FPGA Edition za testiranje drugih primerov in pogojev:

1. Odprite testbench_1.v file v simulatorju ModelSim – Intel FPGA Edition.
2. Desni klik v testbench_1.v file potrditi, da je file ni nastavljen na Samo za branje.
3. V datoteko testbench_1.v vnesite in shranite morebitne dodatne parametre preskusne naprave file.
4. Če želite ustvariti valovne oblike za preskusno napravo, ki jo spremenite, kliknite Simulate ➤ Restart.
5. Kliknite Simuliraj ➤ Zaženi ➤ Zaženi - vse.

ModelSim – Zgodovina revizij hitrega začetka simulacije Intel FPGA Edition

Različica dokumenta	Različica Intel Quartus Prime	Spremembe
2019.12.30	19.4	• Posodobljeni koraki in posnetki zaslona za Intel Quartus Prime Pro Edition različice 19.4. • Posodobljen dizajn example file povezava in vsebina.
2018.09.25	18.0	Popravljene sintaksne napake v mentor_exampskript le.do.
2018.05.07	18.0	Odstranjen nepotreben korak iz Zaženite simulacijo v ukazni vrstici postopek.
2017.07.15	17.1	Začetna izdaja.

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve.

• Druga imena in blagovne znamke se lahko zahtevajo kot last drugih.

Dokumenti / Viri

intel UG-20093 ModelSim FPGA Edition Simulacija [pdf] Uporabniški priročnik UG-20093 ModelSim FPGA Edition Simulacija, UG-20093, ModelSim FPGA Edition Simulacija, FPGA Edition Simulacija, Edition Simulacija

Reference

• Uporabniški priročnik