intel UG-20093 ModelSim FPGA izdevuma simulācija

ModelSim* — Intel® FPGA izdevuma simulācijas ātrā palaišana Intel® Quartus® Prime Pro Edition

Šajā dokumentā ir parādīts, kā simulēt Intel® Quartus® Prime Pro Edition dizainu ModelSim* — Intel FPGA izdevuma simulatorā. Dizaina simulācija pārbauda jūsu dizainu pirms ierīces programmēšanas. Intel Quartus Prime programmatūra ģenerē simulāciju files atbalstītajiem EDA simulatoriem dizaina kompilācijas laikā.
1. attēls. ModelSim – Intel FPGA izdevums

Dizaina simulācija ietver simulācijas ģenerēšanu files, simulācijas modeļu apkopošana, simulācijas palaišana un viewrezultātus. Tālāk norādītās darbības apraksta šo plūsmu.

1. Atveriet Example Dizains 4. lpp
2. Norādiet EDA rīka iestatījumus 4. lpp
3. Ģenerējiet simulatora iestatīšanas skripta veidni 5. lpp
4. Modificējiet simulatora iestatīšanas skriptu 6. lpp
5. Apkopojiet un simulējiet dizainu 8. lpp
6. View Signāla viļņu formas 9. lpp
7. Pievienojiet signālus simulācijai 11. lpp
8. Atkārtoti palaist simulāciju 12. lpp
9. Modificējiet simulācijas testa stendu 12. lpp

Atveriet Example dizains

PLL_RAM, piemample dizains ietver Intel FPGA IP kodolus, lai demonstrētu pamata simulācijas plūsmu. Lejupielādējiet bijušoample dizains files un atveriet projektu Intel Quartus Prime programmatūrā.
Piezīme: Šai ātrās darbības sākšanai ir nepieciešamas pamatzināšanas par aparatūras apraksta valodas sintaksi un Intel Quartus Prime dizaina plūsmu, kā aprakstīts Intel Quartus Prime Pro Edition Foundation tiešsaistes apmācībā.

1. Lejupielādējiet un izpakojiet Quartus_Pro_PLL_RAM.zip dizainu, piemēram,ample.
2. Palaidiet programmatūras Intel Quartus Prime Pro Edition versiju 19.4 vai jaunāku versiju.
3. Lai atvērtu bijušoample dizaina projekts, noklikšķiniet File ➤ Atveriet projektu, atlasiet projektu pll_ram.qpf fileun pēc tam noklikšķiniet uz Labi.

2. attēls. Pll_ram projekts Intel Quartus Prime Pro izdevumā

Norādiet EDA rīka iestatījumus

Norādiet EDA rīka iestatījumus, lai ģenerētu simulāciju files atbalstītiem simulatoriem.

1. Programmatūrā Intel Quartus Prime noklikšķiniet uz Uzdevumi ➤ Iestatījumi ➤ EDA rīka iestatījumi.
2. Sadaļā Simulācija kā rīka nosaukumu atlasiet ModelSim-Intel FPGA. Saglabājiet noklusējuma iestatījumus Format for output netlist un Output directory.

Ģenerējiet simulatora iestatīšanas skripta veidni

Simulatora iestatīšanas skripti palīdz simulēt IP kodolus jūsu dizainā. Veiciet šīs darbības, lai ģenerētu piegādātājam specifisku simulatora iestatīšanas skripta veidni IP moduļiem, kas atrodas eksemplārāample dizains. Pēc tam varat pielāgot šo veidni saviem konkrētajiem simulācijas mērķiem.

1. Lai apkopotu dizainu, noklikšķiniet uz Apstrāde ➤ Sākt kompilāciju. Logā Ziņojumi tiek parādīts, kad kompilācija ir pabeigta.
2. Noklikšķiniet uz Rīki ➤ Izveidot simulatora iestatīšanas skriptu IP. Saglabājiet noklusējuma izvades direktoriju un izmantojiet relatīvos ceļus, kad vien iespējams iestatīšanas skripta iestatījumu file. Iestatīšanas skripta veidne tiek ģenerēta jūsu norādītajā direktorijā.

3. attēls. Simulatora iestatīšanas skriptu izveides IP dialoglodziņš

Modificējiet simulatora iestatīšanas skriptu

Modificējiet ģenerēto simulatora iestatīšanas skriptu, lai iespējotu īpašas komandas, kas simulē IP kodolus projektā.

1. Teksta redaktorā atveriet /PLL_RAM/mentor/msim_setup.tcl file.
2. Izveidojiet jaunu tekstu file ar vārdu mentors_example.do un saglabājiet to direktorijā /PLL_RAM/mentor/.
3. Vietnē msim_setup.tcl file, nokopējiet komentāros AUGSTĀKĀ LĪMEŅA VEIDNE — BEGIN un TOP-LEVEL TEMPLATE — END pievienoto koda sadaļu un pēc tam ielīmējiet šo kodu jaunajā mentor_ex.ample.do file.
4. Mentor_example.do file, izdzēsiet vienas mārciņas (#) rakstzīmes pirms tālāk norādītajām iezīmētajām rindām, lai iespējotu kompilācijas komandas:

4. attēls. Skriptā izceltās simulācijas komandas no komentāriem

1. Aizstājiet šādas rindas laukā mentor_example.do skripts:

1. tabula. Norādiet vērtības laukā mentor_example.do skripts

Nomainiet šo rindu	Ar šo līniju
iestatīt QSYS_SIMDIR	../
vlogs files>	vlog -vlog01compat -darbs ../PLL_RAM.v vlog -vlog01compat -darbs ../UP_COUNTER_IP/UP_COUNTER_IP.v vlog -vlog01compat -darbs ../DOWN_COUNTER_IP/DOWN_COUNTER_IP.v vlog -vlog01compat -darbs ../ClockPLL/ClockPLL.v vlog -vlog01compat -darbs ../RAMhub/RAMhub.v vlog -vlog01compat -darbs ../testbench_1.v
iestatīt TOP_LEVEL_NAME	iestatīt TOP_LEVEL_NAME tb
palaist -a	pievienot vilni * view struktūra view signāli darbojas -visi

1. Saglabājiet /PLL_RAM/mentor/mentor_example.do file. Nākamajā attēlā parādīts mentors_example.do file pēc labojumu pabeigšanas:

5. attēls. Pabeigts augstākā līmeņa IP simulācijas iestatīšanas skripts

Apkopojiet un simulējiet dizainu

Palaidiet augstākā līmeņa mentor_example.do skripts ModelSim – Intel FPGA Edition programmatūrā, lai apkopotu un simulētu jūsu dizainu.

1. Palaidiet ModelSim – Intel FPGA Edition programmatūru. ModelSim – Intel FPGA Edition GUI sakārto jūsu simulācijas elementus atsevišķos logos un cilnēs.
2. No PLL_RAM projektu direktorijas atveriet testbench_1.v file. Līdzīgi atveriet mentor/mentor_example.do file.
3. Lai parādītu atšifrējuma logu, noklikšķiniet uz View ➤ Atšifrējums. ModelSim – Intel FPGA Edition komandas varat ievadīt tieši logā Transcript.
4. Atšifrējuma logā ierakstiet šādu komandu un pēc tam nospiediet taustiņu Enter: do mentor_example.do

Dizains tiek apkopots un simulēts atbilstoši jūsu specifikācijām mentor_example.nav skripta. Šajā attēlā parādīts ModelSim – Intel FPGA Edition simulators:

6. attēls. ModelSim – Intel FPGA Edition GUI

View Signāla viļņu formas

Veiciet šīs darbības, lai view signāli testbench_1.v simulācijas viļņu formā:

1. Noklikšķiniet uz loga Wave. Simulācijas viļņu forma beidzas pie 11030 ns, kā norādīts testēšanas stendā. Logā Wave ir norādīti signāli CLOCK, WE, OFFSET, RESET_N un RD_DATA.

7. attēls. ModelSim — Intel FPGA izdevuma viļņu logs

1. Uz view signāliem augstākā līmeņa pll_ram.v dizainā, noklikšķiniet uz cilnes Sim. Sim logs tiek sinhronizēts ar objektu logu.

8. attēls. ModelSim — Intel FPGA Edition Sim un Objects Windows

1. Uz view augstākā līmeņa moduļa signālus, izvērsiet tb mapi cilnē Objekti. Tāpat izvērsiet mapi Test1. Logā Objekti tiek parādīti signāli UP_module, DOWN_module, PLL_module un RAM_module.
2. Sim logā noklikšķiniet uz moduļa zem Test1, lai logā Objects parādītu moduļa signālus.
3. View simulācijas bibliotēka files Bibliotēkas logā.

9. attēls. ModelSim — Intel FPGA izdevuma bibliotēkas logs

Pievienojiet signālus simulācijai

Signāli CLOCK, WE, OFFSET, RESET_N un RD_DATA automātiski parādās Wave logā, jo augstākā līmeņa dizains nosaka šos I/O. Turklāt simulācijai pēc izvēles varat pievienot iekšējos signālus.

1. Logā Objekti atrodiet moduļus UP_module, DOWN_module, PLL_module un RAM_module.
2. Logā Objekti atlasiet RAM_module. Moduļa ieejas un izejas ir
3. displejs.

10. attēls. Signālu pievienošana viļņu logam

1. Lai pievienotu iekšējos signālus starp lejupvērsto skaitītāju un divu portu RAM moduli, ar peles labo pogu noklikšķiniet uz rdaddress un pēc tam noklikšķiniet uz Add Wave.
2. Lai pievienotu iekšējos signālus starp augšējo skaitītāju un divu portu RAM moduli, ar peles labo pogu noklikšķiniet uz wraddress un pēc tam noklikšķiniet uz Add Wave. Varat arī vilkt un nomest šos signālus no loga Objekti uz logu Wave.
3. Lai ģenerētu viļņu formas jaunajiem pievienotajiem signāliem, noklikšķiniet uz Simulēt ➤ Palaist ➤ Turpināt.

Atkārtoti palaist simulāciju

Simulācija ir jāatkārto, ja veicat izmaiņas simulācijas iestatījumos, piemēram, pievienojat signālus logam Wave vai modificējat testbench_1.v. file. Lai atkārtoti palaistu simulāciju, veiciet šīs darbības:

1. ModelSim – Intel FPGA Edition simulatorā noklikšķiniet uz Simulēt ➤ Restartēt. Saglabājiet noklusējuma opcijas un noklikšķiniet uz Labi. Šīs opcijas notīra viļņu formas un restartē simulācijas laiku, vienlaikus saglabājot nepieciešamos signālus un iestatījumus.
   Piezīme: Varat arī atkārtoti palaist /PLL_RAM/mentor/mentor_example.do skriptu, lai komandrindā atkārtoti palaistu simulāciju.
2. Noklikšķiniet uz Simulēt ➤ Palaist ➤ Palaist -visu. Testbench_1.v file simulē saskaņā ar testa stenda specifikācijām. Lai turpinātu simulāciju, noklikšķiniet uz Simulēt ➤ Palaist ➤ Turpināt. Šī komanda turpina simulāciju, līdz noklikšķināt uz pogas Apturēt.

Modificējiet simulācijas testa stendu

Testbench_1.v example testbench testē tikai noteiktu nosacījumu kopumu un testa gadījumus. Varat manuāli rediģēt testbench_1.v file ModelSim — Intel FPGA izdevuma simulatorā, lai pārbaudītu citus gadījumus un nosacījumus:

1. Atveriet testbench_1.v file ModelSim – Intel FPGA Edition simulatorā.
2. Ar peles labo pogu noklikšķiniet uz testbench_1.v file lai apstiprinātu, ka file nav iestatīts uz Tikai lasāms.
3. Ievadiet un saglabājiet visus papildu testbench parametrus testbench_1.v file.
4. Lai ģenerētu viļņu formas modificētajam testēšanas stendam, noklikšķiniet uz Simulēt ➤ Restartēt.
5. Noklikšķiniet uz Simulēt ➤ Palaist ➤ Palaist -visu.

ModelSim — Intel FPGA izdevuma simulācijas ātrās palaišanas pārskatīšanas vēsture

Dokumenta versija	Intel Quartus Prime versija	Izmaiņas
2019.12.30	19.4	• Atjauninātas darbības un ekrānuzņēmumi Intel Quartus Prime Pro Edition versijai 19.4. • Atjaunināts dizains, piemample file saite un saturs.
2018.09.25	18.0	Izlabotas sintakses kļūdas programmā mentor_example.do skripts.
2018.05.07	18.0	Noņemts nevajadzīgais solis no Palaidiet simulāciju komandrindā procedūru.
2017.07.15	17.1	Sākotnējā izlaišana.

Intel korporācija. Visas tiesības aizsargātas. Intel, Intel logotips un citas Intel preču zīmes ir Intel Corporation vai tās meitasuzņēmumu preču zīmes. Intel garantē savu FPGA un pusvadītāju produktu veiktspēju atbilstoši pašreizējām specifikācijām saskaņā ar Intel standarta garantiju, taču patur tiesības jebkurā laikā bez brīdinājuma veikt izmaiņas jebkuros produktos un pakalpojumos. Intel neuzņemas nekādu atbildību vai saistības, kas izriet no jebkādas šeit aprakstītās informācijas, produkta vai pakalpojuma lietojuma vai izmantošanas, izņemot gadījumus, kad Intel ir nepārprotami rakstiski piekritis. Intel klientiem ieteicams iegūt jaunāko ierīces specifikāciju versiju, pirms paļauties uz jebkādu publicētu informāciju un pirms preču vai pakalpojumu pasūtījumu veikšanas.

• Citi nosaukumi un zīmoli var tikt uzskatīti par citu personu īpašumu.

Dokumenti / Resursi

intel UG-20093 ModelSim FPGA izdevuma simulācija [pdfLietotāja rokasgrāmata UG-20093 ModelSim FPGA izdevuma simulācija, UG-20093, ModelSim FPGA izdevuma simulācija, FPGA izdevuma simulācija, izdevuma simulācija

Atsauces

• Lietotāja rokasgrāmata