Fronthaul การบีบอัด FPGA IP
คู่มือการใช้งาน
Fronthaul การบีบอัด FPGA IP
คู่มือการใช้งาน Fronthaul Compression Intel® FPGA IP
อัปเดตสำหรับ Intel® Quartus® Prime
ห้องออกแบบ: 21.4 IP
เวอร์ชัน : 1.0.1
เกี่ยวกับ Fronthaul Compression Intel® FPGA IP
Fronthaul Compression IP ประกอบด้วยการบีบอัดและคลายการบีบอัดสำหรับข้อมูล U-plane IQ เครื่องมือบีบอัดจะคำนวณ µ-law หรือบล็อกการบีบอัดทศนิยมตามส่วนหัวของการบีบอัดข้อมูลผู้ใช้ (udCompHdr) IP นี้ใช้อินเทอร์เฟซการสตรีม Avalon สำหรับข้อมูล IQ สัญญาณท่อ และสำหรับข้อมูลเมตาและสัญญาณไซด์แบนด์ และอินเทอร์เฟซที่แมปหน่วยความจำ Avalon สำหรับการควบคุมและการลงทะเบียนสถานะ (CSR)
IP จับคู่ IQs ที่บีบอัดและพารามิเตอร์การบีบอัดข้อมูลผู้ใช้ (udCompParam) ตามรูปแบบเฟรมเพย์โหลดส่วนที่ระบุในข้อกำหนด O-RAN O-RAN Fronthaul Control, User and Synchronization Plane เวอร์ชัน 3.0 เมษายน 2020 (O-RAN-WG4.CUS .0-v03.00). Avalon สตรีมซิงก์และความกว้างของข้อมูลอินเทอร์เฟซต้นทางคือ 128 บิตสำหรับอินเทอร์เฟซแอปพลิเคชันและ 64 บิตสำหรับอินเทอร์เฟซการขนส่งเพื่อรองรับอัตราส่วนการบีบอัดสูงสุดที่ 2:1
ข้อมูลที่เกี่ยวข้อง
โอ-รัน webเว็บไซต์
1.1. คุณลักษณะ IP ของ Intel® FPGA การบีบอัด Fronthaul
- - กฎหมายและบล็อกการบีบอัดและคลายการบีบอัดทศนิยม
- IQ กว้าง 8 บิตถึง 16 บิต
- การกำหนดค่าแบบคงที่และไดนามิกของรูปแบบ U-plane IQ และส่วนหัวของการบีบอัด
- แพ็กเก็ตหลายส่วน (หากเปิดใช้ O-RAN Compliant)
1.2. การสนับสนุนครอบครัวอุปกรณ์ IP ของ Intel® FPGA การบีบอัด Fronthaul
Intel เสนอระดับการสนับสนุนอุปกรณ์ต่อไปนี้สำหรับ Intel FPGA IP:
- การสนับสนุนขั้นสูง– IP พร้อมใช้งานสำหรับการจำลองและการรวบรวมสำหรับอุปกรณ์ตระกูลนี้ การเขียนโปรแกรม FPGA file ไม่มีการสนับสนุน (.pof) สำหรับซอฟต์แวร์ Quartus Prime Pro Stratix 10 Edition Beta และไม่สามารถรับประกันการปิดเวลา IP ดังกล่าวได้ แบบจำลองกำหนดเวลาประกอบด้วยการประมาณการทางวิศวกรรมเบื้องต้นของความล่าช้าตามข้อมูลหลังการจัดวางช่วงต้น โมเดลเวลาอาจเปลี่ยนแปลงได้เนื่องจากการทดสอบซิลิกอนช่วยปรับปรุงความสัมพันธ์ระหว่างซิลิกอนจริงกับแบบจำลองเวลา คุณสามารถใช้ IP core นี้สำหรับสถาปัตยกรรมระบบและการศึกษาการใช้ทรัพยากร การจำลอง พินเอาต์ การประเมินเวลาแฝงของระบบ การประเมินเวลาพื้นฐาน (การวางงบประมาณของไปป์ไลน์) และกลยุทธ์การถ่ายโอน I/O (ความกว้างของพาธข้อมูล ความลึกของการระเบิด การแลกเปลี่ยนมาตรฐาน I/O ).
- การสนับสนุนเบื้องต้น–Intel ตรวจสอบคอร์ IP ด้วยแบบจำลองเวลาเบื้องต้นสำหรับอุปกรณ์ตระกูลนี้ แกน IP ตรงตามข้อกำหนดการทำงานทั้งหมด แต่อาจยังอยู่ระหว่างการวิเคราะห์เวลาสำหรับตระกูลอุปกรณ์ คุณสามารถใช้มันในการออกแบบการผลิตด้วยความระมัดระวัง
- การสนับสนุนขั้นสุดท้าย–Intel ตรวจสอบ IP ด้วยแบบจำลองเวลาขั้นสุดท้ายสำหรับตระกูลอุปกรณ์นี้ IP ตรงตามข้อกำหนดด้านการทำงานและเวลาทั้งหมดสำหรับตระกูลอุปกรณ์ คุณสามารถใช้มันในการออกแบบการผลิต
ตารางที่ 1. การสนับสนุนตระกูลอุปกรณ์ IP การบีบอัด Fronthaul
| กลุ่มอุปกรณ์ | สนับสนุน |
| Intel® Agilex™ (E-ไทล์) | เบื้องต้น |
| Intel Agilex (F-ไทล์) | ก้าวหน้า |
| อินเทล อาเรีย® 10 | สุดท้าย |
| Intel Stratix® 10 (อุปกรณ์ H- และ E-tile เท่านั้น) | สุดท้าย |
| ตระกูลอุปกรณ์อื่นๆ | ไม่มีการสนับสนุน |
ตารางที่ 2 เกรดความเร็วของอุปกรณ์ที่รองรับ
| กลุ่มอุปกรณ์ | เกรดความเร็วผ้า FPGA |
| อินเทล อจิเล็กซ์ | 3 |
| อินเทล อาเรีย 10 | 2 |
| อินเทล สตราทิกซ์ 10 | 2 |
1.3. ข้อมูลการเปิดตัวสำหรับ Fronthaul Compression Intel FPGA IP
เวอร์ชัน Intel FPGA IP ตรงกับเวอร์ชันซอฟต์แวร์ Intel Quartus® Prime Design Suite จนถึง v19.1 เริ่มต้นในซอฟต์แวร์ Intel Quartus Prime Design Suite เวอร์ชัน 19.2, Intel FPGA IP มีรูปแบบการกำหนดเวอร์ชันใหม่
หมายเลขเวอร์ชัน Intel FPGA IP (XYZ) สามารถเปลี่ยนแปลงได้ด้วยซอฟต์แวร์ Intel Quartus Prime แต่ละเวอร์ชัน การเปลี่ยนแปลงใน:
- X หมายถึงการแก้ไขที่สำคัญของ IP หากคุณอัปเดตซอฟต์แวร์ Intel Quartus Prime คุณต้องสร้าง IP ใหม่
- Y บ่งชี้ว่า IP มีคุณสมบัติใหม่ สร้าง IP ของคุณใหม่เพื่อรวมคุณสมบัติใหม่เหล่านี้
- Z บ่งชี้ว่า IP มีการเปลี่ยนแปลงเล็กน้อย สร้าง IP ของคุณใหม่เพื่อรวมการเปลี่ยนแปลงเหล่านี้
ตารางที่ 3. ข้อมูลการเผยแพร่ IP ของการบีบอัด Fronthaul
| รายการ | คำอธิบาย |
| เวอร์ชัน | 1.0.1 |
| วันที่วางจำหน่าย | กุมภาพันธ์ 2022 |
| รหัสการสั่งซื้อ | IP-FH-คอมพ์ |
1.4. ประสิทธิภาพการบีบอัด Fronthaul และการใช้ทรัพยากร
ทรัพยากรของ IP ที่กำหนดเป้าหมายอุปกรณ์ Intel Agilex, อุปกรณ์ Intel Arria 10 และอุปกรณ์ Intel Stratix 10
ตารางที่ 4. ประสิทธิภาพการบีบอัด Fronthaul และการใช้ทรัพยากร
รายการทั้งหมดใช้สำหรับ IP ทิศทางการบีบอัดและคลายข้อมูล
| อุปกรณ์ | IP | ALM | การลงทะเบียนลอจิก | เอ็ม20เค | |
| หลัก | มัธยมศึกษาตอนปลาย | ||||
| อินเทล อจิเล็กซ์ | จุดลอยตัวแบบบล็อก | 14,969 | 25,689 | 6,093 | 0 |
| µ-กฎหมาย | 22,704 | 39,078 | 7,896 | 0 | |
| Block-floating point และ µ-law | 23,739 | 41,447 | 8,722 | 0 | |
| Block-floating point, µ-law และ IQ width ที่ขยายออกไป | 23,928 | 41,438 | 8,633 | 0 | |
| อินเทล อาเรีย 10 | จุดลอยตัวแบบบล็อก | 12,403 | 16,156 | 5,228 | 0 |
| µ-กฎหมาย | 18,606 | 23,617 | 5,886 | 0 | |
| Block-floating point และ µ-law | 19,538 | 24,650 | 6,140 | 0 | |
| Block-floating point, µ-law และ IQ width ที่ขยายออกไป | 19,675 | 24,668 | 6,141 | 0 | |
| อินเทล สตราทิกซ์ 10 | จุดลอยตัวแบบบล็อก | 16,852 | 30,548 | 7,265 | 0 |
| µ-กฎหมาย | 24,528 | 44,325 | 8,080 | 0 | |
| Block-floating point และ µ-law | 25,690 | 47,357 | 8,858 | 0 | |
| Block-floating point, µ-law และ IQ width ที่ขยายออกไป | 25,897 | 47,289 | 8,559 | 0 | |
เริ่มต้นใช้งาน Fronthaul Compression Intel FPGA IP
อธิบายการติดตั้ง การกำหนดพารามิเตอร์ การจำลอง และการเริ่มต้น Fronthaul Compression IP
2.1. การรับ การติดตั้ง และการอนุญาตให้ใช้สิทธิ์ IP ของ Fronthaul Compression
Fronthaul Compression IP เป็น Intel FPGA IP แบบขยายซึ่งไม่รวมอยู่ใน Intel Quartus Prime release
- สร้างบัญชี My Intel หากคุณยังไม่มี
- เข้าสู่ระบบเพื่อเข้าถึง Self-Service Licensing Center (SSLC)
- ซื้อ IP การบีบอัด Fronthaul
- ในหน้า SSLC ให้คลิก Run for the IP SSLC มีกล่องโต้ตอบการติดตั้งเพื่อเป็นแนวทางในการติดตั้ง IP ของคุณ
- ติดตั้งในตำแหน่งเดียวกับโฟลเดอร์ Intel Quartus Prime
ตารางที่ 5 ตำแหน่งการติดตั้ง Fronthaul Compression
| ที่ตั้ง | ซอฟต์แวร์ | แพลตฟอร์ม |
| :\intelFPGA_pro\\quartus\ip \altera_cloud | Intel Quartus Prime รุ่นโปร | Windows * |
| :/intelFPGA_pro//quartus/ip/altera_cloud | Intel Quartus Prime รุ่นโปร | ลินุกซ์ * |
รูปที่ 1 โครงสร้างไดเร็กทอรีการติดตั้ง Fronthaul Compression IP ไดเร็กทอรีการติดตั้ง Intel Quartus Prime
ตอนนี้ Fronthaul Compression Intel FPGA IP ปรากฏใน IP Catalog
ข้อมูลที่เกี่ยวข้อง
- ชิปกราฟิก Intel webเว็บไซต์
- ศูนย์การออกใบอนุญาตแบบบริการตนเอง (SSLC)
2.2. การกำหนดพารามิเตอร์ IP ของ Fronthaul Compression
กำหนดค่า IP Parameter Editor แบบกำหนดเองได้อย่างรวดเร็ว
- สร้างโครงการ Intel Quartus Prime Pro Edition เพื่อรวมแกน IP ของคุณ
ก. ใน Intel Quartus Prime Pro Edition คลิก File ตัวช่วยสร้างโครงการใหม่เพื่อสร้างโครงการ Intel Quartus Prime ใหม่ หรือ File เปิดโครงการ เพื่อเปิดโครงการ Quartus Prime ที่มีอยู่ วิซาร์ดแจ้งให้คุณระบุอุปกรณ์
ข. ระบุตระกูลอุปกรณ์ที่ตรงตามข้อกำหนดระดับความเร็วสำหรับ IP
ค. คลิกเสร็จสิ้น - ใน IP Catalog เลือก Fronthaul Compression Intel FPGA IP หน้าต่าง New IP Variation จะปรากฏขึ้น
- ระบุชื่อระดับบนสุดสำหรับรูปแบบ IP แบบกำหนดเองใหม่ของคุณ ตัวแก้ไขพารามิเตอร์บันทึกการตั้งค่ารูปแบบ IP ใน file ชื่อ .ip
- คลิกตกลง ตัวแก้ไขพารามิเตอร์จะปรากฏขึ้น
รูปที่ 2 ตัวแก้ไขพารามิเตอร์ IP ของการบีบอัด Fronthaul - ระบุพารามิเตอร์สำหรับรูปแบบ IP ของคุณ โปรดดูพารามิเตอร์สำหรับข้อมูลเกี่ยวกับพารามิเตอร์ IP เฉพาะ
- คลิกการออกแบบ เช่นampแท็บ le และระบุพารามิเตอร์สำหรับการออกแบบของคุณ เช่นampเล.
รูปที่ 3 การออกแบบ เช่นampตัวแก้ไขพารามิเตอร์ - คลิกสร้าง HDL กล่องโต้ตอบการสร้างจะปรากฏขึ้น
- ระบุเอาต์พุต file ตัวเลือกการสร้าง แล้วคลิก สร้าง การเปลี่ยนแปลงของ IP files สร้างตามข้อกำหนดของคุณ
- คลิกเสร็จสิ้น ตัวแก้ไขพารามิเตอร์เพิ่ม .ip ระดับบนสุด file ไปยังโครงการปัจจุบันโดยอัตโนมัติ หากคุณได้รับแจ้งให้เพิ่ม .ip ด้วยตนเอง file ไปที่โครงการ คลิกโครงการเพิ่ม/เอาออก Fileในโครงการเพื่อเพิ่ม file.
- หลังจากสร้างและจำลองรูปแบบ IP ของคุณแล้ว ให้กำหนดพินที่เหมาะสมเพื่อเชื่อมต่อพอร์ตและตั้งค่าพารามิเตอร์ RTL ต่ออินสแตนซ์ที่เหมาะสม
2.2.1. พารามิเตอร์ IP ของการบีบอัด Fronthaul
ตารางที่ 6. พารามิเตอร์ IP ของการบีบอัด Fronthaul
| ชื่อ | ค่าที่ถูกต้อง |
คำอธิบาย |
| ทิศทางข้อมูล | TX และ RX, TX เท่านั้น, RX เท่านั้น | เลือก TX สำหรับการบีบอัด RX สำหรับการบีบอัด |
| วิธีการบีบอัด | BFP, mu-Law หรือ BFP และ mu-Law | เลือกบล็อกทศนิยม µ-law หรือทั้งสองอย่าง |
| ความกว้างของข้อมูลเมตา | 0 (ปิดใช้งานพอร์ตข้อมูลเมตา), 32, 64, 96, 128 (บิต) | ระบุความกว้างบิตของบัสข้อมูลเมตา (ข้อมูลที่ไม่บีบอัด) |
| เปิดใช้งานความกว้าง IQ ที่ขยาย | เปิดหรือปิด | เปิดสำหรับ IqWidth 8 บิตถึง 16 บิตที่รองรับ ปิดสำหรับ IqWidth ที่รองรับ 9, 12, 14 และ 16 บิต |
| สอดคล้องกับ O-RAN | เปิดหรือปิด | เปิดใช้งานเพื่อติดตามการแมป ORAN IP สำหรับพอร์ตข้อมูลเมตา และยืนยันสัญญาณที่ถูกต้องของข้อมูลเมตาสำหรับแต่ละส่วนหัวของส่วน IP รองรับข้อมูลเมตาความกว้าง 128 บิตเท่านั้น IP รองรับส่วนเดียวและหลายส่วนต่อแพ็คเก็ต ข้อมูลเมตาถูกต้องในแต่ละส่วนที่มีการยืนยันความถูกต้องของข้อมูลเมตา ปิดเพื่อให้ IP ใช้ข้อมูลเมตาเป็นสัญญาณท่อร้อยสายผ่านโดยไม่มีข้อกำหนดในการแมป (เช่น: U-plane numPrb จะถือว่าเป็น 0) IP รองรับความกว้างของข้อมูลเมตาเป็น 0 (ปิดใช้งานพอร์ตข้อมูลเมตา), 32, 64, 96, 128 บิต IP รองรับส่วนเดียวต่อแพ็กเก็ต ข้อมูลเมตาจะใช้ได้เพียงครั้งเดียวที่การยืนยันความถูกต้องของข้อมูลเมตาสำหรับแต่ละแพ็กเก็ต |
2.3. IP ที่สร้างขึ้น File โครงสร้าง
ซอฟต์แวร์ Intel Quartus Prime Pro Edition สร้างเอาต์พุตหลัก IP ต่อไปนี้ file โครงสร้าง.
ตารางที่ 7. IP ที่สร้างขึ้น Files
| File ชื่อ |
คำอธิบาย |
| <your_ip>.ip | ระบบ Platform Designer หรือรูปแบบ IP ระดับบนสุด file-your_ip> เป็นชื่อที่คุณตั้งให้กับรูปแบบ IP ของคุณ |
| <your_ip>.cmp | การประกาศคอมโพเนนต์ VHDL (.cmp) file เป็นข้อความ file ที่มีข้อกำหนดทั่วไปในเครื่องและพอร์ตที่คุณสามารถใช้ในการออกแบบ VHDL files. |
| <your_ip>.html | รายงานที่มีข้อมูลการเชื่อมต่อ แผนผังหน่วยความจำที่แสดงที่อยู่ของสเลฟแต่ละตัวที่เกี่ยวข้องกับมาสเตอร์แต่ละตัวที่เชื่อมต่อ และการกำหนดพารามิเตอร์ |
| <your_ip>_generation.rpt | บันทึกการสร้าง IP หรือ Platform Designer file. สรุปข้อความระหว่างการสร้าง IP |
| <your_ip>.qgsimc | แสดงรายการพารามิเตอร์การจำลองเพื่อสนับสนุนการสร้างใหม่ส่วนเพิ่ม |
| <your_ip>.qgsynthc | แสดงรายการพารามิเตอร์การสังเคราะห์เพื่อสนับสนุนการฟื้นฟูส่วนเพิ่ม |
| <your_ip>.qip | มีข้อมูลที่จำเป็นทั้งหมดเกี่ยวกับส่วนประกอบ IP เพื่อรวมและคอมไพล์ส่วนประกอบ IP ในซอฟต์แวร์ Intel Quartus Prime |
| <your_ip>.sopcinfo | อธิบายการเชื่อมต่อและการกำหนดพารามิเตอร์ส่วนประกอบ IP ในระบบ Platform Designer ของคุณ คุณสามารถแยกวิเคราะห์เนื้อหาเพื่อรับข้อกำหนดเมื่อคุณพัฒนาไดรเวอร์ซอฟต์แวร์สำหรับส่วนประกอบ IP เครื่องมือปลายน้ำเช่น Nios® II tool chain ใช้สิ่งนี้ file. .sopcinfo file และระบบ.h file สร้างขึ้นสำหรับห่วงโซ่เครื่องมือ Nios II รวมถึงข้อมูลแผนที่ที่อยู่สำหรับแต่ละสเลฟที่สัมพันธ์กับมาสเตอร์แต่ละตัวที่เข้าถึงสเลฟ ต้นแบบที่แตกต่างกันอาจมีการแมปที่อยู่ที่แตกต่างกันเพื่อเข้าถึงส่วนประกอบรองเฉพาะ |
| <your_ip>.csv | มีข้อมูลเกี่ยวกับสถานะการอัพเกรดของส่วนประกอบ IP |
| <your_ip>.bsf | สัญลักษณ์บล็อก File (.bsf) การแสดงรูปแบบ IP สำหรับใช้ใน Intel Quartus Prime Block Diagram Files (.bdf) |
| <your_ip>.spd | อินพุตที่จำเป็น file สำหรับ ip-make-simscript เพื่อสร้างสคริปต์จำลองสำหรับเครื่องจำลองที่รองรับ .spd file มีรายการของ fileสร้างขึ้นเพื่อการจำลอง พร้อมด้วยข้อมูลเกี่ยวกับความทรงจำที่คุณสามารถเริ่มต้นได้ |
| <your_ip>.ppf | พินแพลนเนอร์ File (.ppf) เก็บการกำหนดพอร์ตและโหนดสำหรับส่วนประกอบ IP ที่สร้างขึ้นเพื่อใช้กับ Pin Planner |
| <your_ip>_bb.v | คุณสามารถใช้กล่องดำ Verilog (_bb.v) file เป็นการประกาศโมดูลว่างเพื่อใช้เป็นกล่องดำ |
| <your_ip>_inst.v หรือ _inst.vhd | HDL อดีตampเทมเพลตการสร้างอินสแตนซ์ของ le คุณสามารถคัดลอกและวางเนื้อหานี้ file ลงใน HDL . ของคุณ file เพื่อยกตัวอย่างรูปแบบ IP |
| <your_ip>.v หรือyour_ip>.vhd | เอชดีแอล fileที่ยกตัวอย่างแต่ละ submodule หรือ child IP core สำหรับการสังเคราะห์หรือการจำลอง |
| ที่ปรึกษา/ | มีสคริปต์ ModelSim* msim_setup.tcl เพื่อตั้งค่าและเรียกใช้การจำลอง |
| เรื่องย่อ/vcs/ เรื่องย่อ/vcsmx/ | มีเชลล์สคริปต์ vcs_setup.sh เพื่อตั้งค่าและรันการจำลอง VCS* มีเชลล์สคริปต์ vcsmx_setup.sh และ synopsys_ sim.setup file เพื่อตั้งค่าและรันการจำลอง VCS MX* |
| จังหวะ/ | มีเชลล์สคริปต์ ncsim_setup.sh และ setup . อื่นๆ fileเพื่อตั้งค่าและเรียกใช้การจำลอง NCSIM* |
| อัลเด็ค/ | ประกอบด้วยเชลล์สคริปต์ rivierapro_setup.sh เพื่อตั้งค่าและรันการจำลอง Aldec* |
| เอ็กซ์ซีเลียม/ | มีเชลล์สคริปต์ xcelium_setup.sh และการตั้งค่าอื่นๆ fileเพื่อตั้งค่าและเรียกใช้การจำลอง Xcelium* |
| โมดูลย่อย/ | ประกอบด้วย HDL files สำหรับโมดูลย่อยหลักของ IP |
| <คอร์ IP ลูก>/ | สำหรับแต่ละไดเร็กทอรีหลัก IP ลูกที่สร้างขึ้น Platform Designer จะสร้างไดเร็กทอรีย่อย synth/ และ sim/ |
Fronthaul การบีบอัด IP คำอธิบายการทำงาน
รูปที่ 4 Fronthaul Compression IP ประกอบด้วยการบีบอัดและคลายการบีบอัด ไดอะแกรมบล็อก IP การบีบอัด Fronthaul
การบีบอัดและการบีบอัด
บล็อกการเลื่อนบิตตามบล็อกการประมวลผลล่วงหน้าจะสร้างการเลื่อนบิตที่เหมาะสมที่สุดสำหรับบล็อกทรัพยากรของ 12 องค์ประกอบทรัพยากร (RE) บล็อกช่วยลดสัญญาณรบกวนเชิงปริมาณ โดยเฉพาะอย่างยิ่งสำหรับampลิจูด เอสampเลส ดังนั้นจึงลดขนาดเวกเตอร์ข้อผิดพลาด (EVM) ที่การบีบอัดแนะนำ อัลกอริทึมการบีบอัดเกือบจะเป็นอิสระจากค่าพลังงาน สมมติว่าอินพุตที่ซับซ้อนamples คือ x = x1 + jxQ ค่าสัมบูรณ์สูงสุดของส่วนประกอบจริงและจินตภาพสำหรับบล็อกรีซอร์สคือ:
มีค่าสัมบูรณ์สูงสุดสำหรับบล็อกทรัพยากร สมการต่อไปนี้จะกำหนดค่าการเลื่อนไปทางซ้ายที่กำหนดให้กับบล็อกทรัพยากรนั้น:
โดยที่ bitWidth คือความกว้างของบิตอินพุต
IP รองรับอัตราส่วนการบีบอัด 8, 9, 10, 11, 12, 13, 14, 15, 16
การบีบอัดและคลายการบีบอัด Mu-Law
อัลกอริทึมใช้เทคนิคการเปรียบเทียบ Mu-law ซึ่งการบีบอัดเสียงพูดใช้กันอย่างแพร่หลาย เทคนิคนี้ส่งผ่านสัญญาณอินพุตที่ไม่มีการบีบอัด x ผ่านคอมเพรสเซอร์ที่มีฟังก์ชัน f(x) ก่อนที่จะทำการปัดเศษและตัดบิต เทคนิคส่งข้อมูลบีบอัด y ผ่านอินเทอร์เฟซ ข้อมูลที่ได้รับจะผ่านฟังก์ชันขยาย (ซึ่งเป็นส่วนผกผันของคอมเพรสเซอร์ F-1(y) เทคนิคนี้สร้างข้อมูลที่ไม่ได้บีบอัดซ้ำโดยมีข้อผิดพลาดในการวัดปริมาณน้อยที่สุด
สมการ 1. การทำงานของคอมเพรสเซอร์และตัวคลายการบีบอัด
อัลกอริธึมการบีบอัด Mu-law IQ เป็นไปตามข้อกำหนด O-RAN
ข้อมูลที่เกี่ยวข้อง
โอ-รัน webเว็บไซต์
3.1. สัญญาณ IP การบีบอัด Fronthaul
เชื่อมต่อและควบคุม IP
นาฬิกาและรีเซ็ตสัญญาณอินเตอร์เฟส=
ตารางที่ 8. นาฬิกาและรีเซ็ตสัญญาณอินเตอร์เฟส
| ชื่อสัญญาณ | บิตวิดท์ | ทิศทาง |
คำอธิบาย |
| tx_clk | 1 | ป้อนข้อมูล | นาฬิกาส่งสัญญาณ ความถี่สัญญาณนาฬิกาคือ 390.625 MHz สำหรับ 25 Gbps และ 156.25MHz สำหรับ 10 Gbps สัญญาณอินเตอร์เฟสเครื่องส่งสัญญาณทั้งหมดซิงโครนัสกับนาฬิกานี้ |
| rx_clk | 1 | ป้อนข้อมูล | นาฬิการับสัญญาณ. ความถี่สัญญาณนาฬิกาคือ 390.625 MHz สำหรับ 25 Gbps และ 156.25MHz สำหรับ 10 Gbps สัญญาณอินเตอร์เฟสเครื่องรับทั้งหมดซิงโครนัสกับนาฬิกานี้ |
| csr_clk | 1 | ป้อนข้อมูล | นาฬิกาสำหรับอินเทอร์เฟซ CSR ความถี่สัญญาณนาฬิกาคือ 100 MHz |
| tx_rst_n | 1 | ป้อนข้อมูล | รีเซ็ตระดับต่ำที่ใช้งานอยู่สำหรับอินเตอร์เฟสเครื่องส่งสัญญาณที่ซิงโครนัสกับ tx_clk |
| rx_rst_n | 1 | ป้อนข้อมูล | รีเซ็ตระดับต่ำที่ใช้งานอยู่สำหรับอินเทอร์เฟซผู้รับซิงโครนัสกับ rx_clk |
| csr_rst_n | 1 | ป้อนข้อมูล | ใช้งานรีเซ็ตต่ำสำหรับอินเทอร์เฟซ CSR ซิงโครนัสกับ csr_clk |
ส่งสัญญาณอินเทอร์เฟซการขนส่ง
ตารางที่ 9. ส่งสัญญาณอินเทอร์เฟซการขนส่ง
ประเภทสัญญาณทั้งหมดเป็นจำนวนเต็มที่ไม่ได้ลงนาม
|
ชื่อสัญญาณ |
บิตวิดท์ | ทิศทาง |
คำอธิบาย |
| tx_avst_source_valid | 1 | เอาท์พุต | เมื่อยืนยัน แสดงว่ามีข้อมูลที่ถูกต้องอยู่ใน avst_source_data |
| tx_avst_source_data | 64 | เอาท์พุต | ฟิลด์ PRB รวมถึง udCompParam, iSample และ QSampเลอ ฟิลด์ PRB ส่วนถัดไปเชื่อมกับฟิลด์ PRB ส่วนก่อนหน้า |
| tx_avst_source_startofpacket | 1 | เอาท์พุต | ระบุไบต์แรกของเฟรม |
| tx_avst_source_endofpacket | 1 | เอาท์พุต | ระบุไบต์สุดท้ายของเฟรม |
| tx_avst_source_ready | 1 | ป้อนข้อมูล | เมื่อยืนยัน แสดงว่าเลเยอร์การขนส่งพร้อมที่จะรับข้อมูล readyLatency = 0 สำหรับอินเทอร์เฟซนี้ |
| tx_avst_source_empty | 3 | เอาท์พุต | ระบุจำนวนไบต์ว่างบน avst_source_data เมื่อมีการยืนยัน avst_source_endofpacket |
| tx_udcomphdr_o | 8 | เอาท์พุต | ฟิลด์ส่วนหัวของการบีบอัดข้อมูลผู้ใช้ ซิงโครนัสกับ tx_avst_source_valid กำหนดวิธีการบีบอัดและความกว้างบิต IQ สำหรับข้อมูลผู้ใช้ในส่วนข้อมูล • [7:4] : udIqWidth • 16 สำหรับ udIqWidth=0 มิฉะนั้นจะเท่ากับ udIqWidth e,g,: — 0000b หมายความว่า I และ Q ต่างมีความกว้าง 16 บิต — 0001b หมายถึง I และ Q กว้างกัน 1 บิต — 1111b หมายถึง I และ Q กว้างอย่างละ 15 บิต • [3:0] : udCompMeth — 0000b – ไม่มีการบีบอัด — 0001b – จุดลอยตัวของบล็อก — 0011b – µ-กฎ — อื่นๆ – สงวนไว้สำหรับวิธีการในอนาคต |
| tx_metadata_o | ข้อมูลเมตา_WIDTH | เอาท์พุต | ท่อร้อยสายส่งสัญญาณผ่านและไม่บีบอัด ซิงโครนัสกับ tx_avst_source_valid กำหนดค่าบิตวิดท์ METADATA_WIDTH ได้ เมื่อคุณเปิดเครื่อง สอดคล้องกับ O-RAN, อ้างถึง ตารางที่ 13 ในหน้า 17 เมื่อคุณปิด สอดคล้องกับ O-RANสัญญาณนี้ใช้ได้เฉพาะเมื่อ tx_avst_source_startofpacket เป็น 1 เท่านั้น tx_metadata_o ไม่มีสัญญาณที่ถูกต้องและใช้ tx_avst_source_valid เพื่อระบุรอบที่ถูกต้อง ไม่สามารถใช้ได้เมื่อคุณเลือก 0 ปิดใช้งานพอร์ตข้อมูลเมตา สำหรับ ความกว้างของข้อมูลเมตา. |
รับสัญญาณอินเตอร์เฟสการขนส่ง
ตารางที่ 10. รับสัญญาณอินเทอร์เฟซการขนส่ง
ไม่มีแรงดันย้อนกลับที่อินเทอร์เฟซนี้ Avalon สตรีมสัญญาณว่างไม่จำเป็นในอินเทอร์เฟซนี้เนื่องจากเป็นศูนย์เสมอ
| ชื่อสัญญาณ | บิตวิดท์ | ทิศทาง |
คำอธิบาย |
| rx_avst_sink_valid | 1 | ป้อนข้อมูล | เมื่อยืนยัน แสดงว่ามีข้อมูลที่ถูกต้องอยู่บน avst_sink_data ไม่มีสัญญาณ avst_sink_ready ที่อินเทอร์เฟซนี้ |
| rx_avst_sink_data | 64 | ป้อนข้อมูล | ฟิลด์ PRB รวมถึง udCompParam, iSample และ QSampเลอ ฟิลด์ PRB ส่วนถัดไปเชื่อมกับฟิลด์ PRB ส่วนก่อนหน้า |
| rx_avst_sink_startofpacket | 1 | ป้อนข้อมูล | ระบุไบต์แรกของเฟรม |
| rx_avst_sink_endofpacket | 1 | ป้อนข้อมูล | ระบุไบต์สุดท้ายของเฟรม |
| rx_avst_sink_error | 1 | ป้อนข้อมูล | เมื่อยืนยันในรอบเดียวกับ avst_sink_endofpacket แสดงว่าแพ็กเก็ตปัจจุบันเป็นแพ็กเก็ตข้อผิดพลาด |
| rx_udcomphdr_i | 8 | ป้อนข้อมูล | ฟิลด์ส่วนหัวของการบีบอัดข้อมูลผู้ใช้ ซิงโครนัสกับ rx_metadata_valid_i กำหนดวิธีการบีบอัดและความกว้างบิต IQ สำหรับข้อมูลผู้ใช้ในส่วนข้อมูล • [7:4] : udIqWidth • 16 สำหรับ udIqWidth=0 มิฉะนั้นจะเท่ากับ udIqWidth เช่น — 0000b หมายความว่า I และ Q ต่างมีความกว้าง 16 บิต — 0001b หมายถึง I และ Q กว้างกัน 1 บิต — 1111b หมายถึง I และ Q กว้างอย่างละ 15 บิต • [3:0] : udCompMeth — 0000b – ไม่มีการบีบอัด — 0001b – บล็อกจุดลอยตัว — 0011b – µ-กฎ — อื่นๆ – สงวนไว้สำหรับวิธีการในอนาคต |
| rx_metadata_i | ข้อมูลเมตา_WIDTH | ป้อนข้อมูล | สัญญาณผ่านท่อที่ไม่มีการบีบอัด สัญญาณ rx_metadata_i ถูกต้องเมื่อยืนยัน rx_metadata_valid_i ซิงโครนัสกับ rx_avst_sink_valid กำหนดค่าบิตวิดท์ METADATA_WIDTH ได้ เมื่อคุณเปิดเครื่อง สอดคล้องกับ O-RAN, อ้างถึง โต๊ะ 15 ที่หน้า 18. เมื่อคุณปิด สอดคล้องกับ O-RANสัญญาณ rx_metadata_i นี้ใช้ได้เฉพาะเมื่อทั้ง rx_metadata_valid_i และ rx_avst_sink_startofpacket เท่ากับ 1 ไม่สามารถใช้ได้เมื่อคุณเลือก 0 ปิดใช้งานพอร์ตข้อมูลเมตา สำหรับ ความกว้างของข้อมูลเมตา. |
| rx_metadata_valid_i | 1 | ป้อนข้อมูล | ระบุว่าส่วนหัว (rx_udcomphdr_i และ rx_metadata_i) ถูกต้อง ซิงโครนัสกับ rx_avst_sink_valid สัญญาณบังคับ สำหรับความเข้ากันได้ย้อนหลังของ O-RAN ให้ยืนยัน rx_metadata_valid_i หาก IP มี IE ส่วนหัวทั่วไปที่ถูกต้องและ IE ส่วนที่ซ้ำกัน ในการจัดเตรียมฟิลด์บล็อกทรัพยากรทางกายภาพ (PRB) ของส่วนใหม่ใน rx_avst_sink_data ให้ระบุ IE ของส่วนใหม่ในอินพุต rx_metadata_i ร่วมกับ rx_metadata_valid_i |
ส่งสัญญาณอินเทอร์เฟซแอปพลิเคชัน
ตารางที่ 11. ส่งสัญญาณอินเทอร์เฟซแอปพลิเคชัน
|
ชื่อสัญญาณ |
บิตวิดท์ | ทิศทาง |
คำอธิบาย |
| tx_avst_sink_valid | 1 | ป้อนข้อมูล | เมื่อยืนยัน แสดงว่ามีฟิลด์ PRB ที่ถูกต้องในอินเทอร์เฟซนี้ เมื่อทำงานในโหมดสตรีม ตรวจสอบให้แน่ใจว่าไม่มีการยกเลิกการยืนยันสัญญาณที่ถูกต้องระหว่างการเริ่มต้นของแพ็กเก็ตและจุดสิ้นสุดของแพ็กเก็ต ข้อยกเว้นเพียงอย่างเดียวคือเมื่อสัญญาณพร้อมถูกยกเลิกการยืนยัน |
| tx_avst_sink_data | 128 | ป้อนข้อมูล | ข้อมูลจากเลเยอร์แอปพลิเคชันตามลำดับไบต์ของเครือข่าย |
| tx_avst_sink_startofpacket | 1 | ป้อนข้อมูล | ระบุ PRB ไบต์แรกของแพ็คเก็ต |
| tx_avst_sink_endofpacket | 1 | ป้อนข้อมูล | ระบุ PRB ไบต์สุดท้ายของแพ็คเก็ต |
| tx_avst_sink_ready | 1 | เอาท์พุต | เมื่อยืนยัน แสดงว่า O-RAN IP พร้อมรับข้อมูลจากอินเทอร์เฟซแอปพลิเคชัน readyLatency = 0 สำหรับอินเทอร์เฟซนี้ |
| tx_udcomphdr_i | 8 | ป้อนข้อมูล | ฟิลด์ส่วนหัวของการบีบอัดข้อมูลผู้ใช้ ซิงโครนัสกับ tx_avst_sink_valid กำหนดวิธีการบีบอัดและความกว้างบิต IQ สำหรับข้อมูลผู้ใช้ในส่วนข้อมูล • [7:4] : udIqWidth • 16 สำหรับ udIqWidth=0 มิฉะนั้นจะเท่ากับ udIqWidth เช่น — 0000b หมายความว่า I และ Q ต่างมีความกว้าง 16 บิต — 0001b หมายถึง I และ Q กว้างกัน 1 บิต — 1111b หมายถึง I และ Q กว้างอย่างละ 15 บิต • [3:0] : udCompMeth — 0000b – ไม่มีการบีบอัด — 0001b – จุดลอยตัวของบล็อก — 0011b – µ-กฎ — อื่นๆ – สงวนไว้สำหรับวิธีการในอนาคต |
| tx_metadata_i | ข้อมูลเมตา_WIDTH | ป้อนข้อมูล | ท่อร้อยสายส่งสัญญาณผ่านและไม่บีบอัด ซิงโครนัสกับ tx_avst_sink_valid กำหนดค่าบิตวิดท์ METADATA_WIDTH ได้ เมื่อคุณเปิดเครื่อง สอดคล้องกับ O-RAN, อ้างถึง โต๊ะ 13 ที่หน้า 17. เมื่อคุณปิด สอดคล้องกับ O-RANสัญญาณนี้ใช้ได้เฉพาะเมื่อ tx_avst_sink_startofpacket เท่ากับ 1 tx_metadata_i ไม่มีสัญญาณและการใช้งานที่ถูกต้อง tx_avst_sink_valid เพื่อระบุรอบที่ถูกต้อง ไม่สามารถใช้ได้เมื่อคุณเลือก 0 ปิดใช้งานพอร์ตข้อมูลเมตา สำหรับ ความกว้างของข้อมูลเมตา. |
รับสัญญาณอินเทอร์เฟซของแอปพลิเคชัน
ตารางที่ 12. รับสัญญาณอินเทอร์เฟซของแอปพลิเคชัน
|
ชื่อสัญญาณ |
บิตวิดท์ | ทิศทาง |
คำอธิบาย |
| rx_avst_source_valid | 1 | เอาท์พุต | เมื่อยืนยัน แสดงว่ามีฟิลด์ PRB ที่ถูกต้องในอินเทอร์เฟซนี้ ไม่มีสัญญาณ avst_source_ready ที่อินเทอร์เฟซนี้ |
| rx_avst_source_data | 128 | เอาท์พุต | ข้อมูลไปยังชั้นแอปพลิเคชันตามลำดับไบต์เครือข่าย |
| rx_avst_source_startofpacket | 1 | เอาท์พุต | ระบุ PRB ไบต์แรกของแพ็กเก็ต |
| rx_avst_source_endofpacket | 1 | เอาท์พุต | ระบุ PRB ไบต์สุดท้ายของแพ็กเก็ต |
| rx_avst_source_error | 1 | เอาท์พุต | บ่งชี้ว่าแพ็กเก็ตมีข้อผิดพลาด |
| rx_udcomphdr_o | 8 | เอาท์พุต | ฟิลด์ส่วนหัวของการบีบอัดข้อมูลผู้ใช้ ซิงโครนัสกับ rx_avst_source_valid กำหนดวิธีการบีบอัดและความกว้างบิต IQ สำหรับข้อมูลผู้ใช้ในส่วนข้อมูล • [7:4] : udIqWidth • 16 สำหรับ udIqWidth=0 มิฉะนั้นจะเท่ากับ udIqWidth เช่น — 0000b หมายความว่า I และ Q ต่างมีความกว้าง 16 บิต — 0001b หมายถึง I และ Q กว้างกัน 1 บิต — 1111b หมายถึง I และ Q กว้างอย่างละ 15 บิต • [3:0] : udCompMeth — 0000b – ไม่มีการบีบอัด — 0001b – บล็อกจุดลอยตัว (BFP) — 0011b – µ-กฎ — อื่นๆ – สงวนไว้สำหรับวิธีการในอนาคต |
| rx_metadata_o | ข้อมูลเมตา_WIDTH | เอาท์พุต | สัญญาณผ่านท่อที่ไม่มีการบีบอัด สัญญาณ rx_metadata_o ถูกต้องเมื่อยืนยัน rx_metadata_valid_o ซิงโครนัสกับ rx_avst_source_valid กำหนดค่าบิตวิดท์ METADATA_WIDTH ได้ เมื่อคุณเปิดเครื่อง สอดคล้องกับ O-RAN, อ้างถึง ตารางที่ 14 ที่หน้า 18. เมื่อคุณปิด สอดคล้องกับ O-RAN, rx_metadata_o ใช้ได้ต่อเมื่อ rx_metadata_valid_o เท่ากับ 1 ไม่สามารถใช้ได้เมื่อคุณเลือก 0 ปิดใช้งานพอร์ตข้อมูลเมตา สำหรับ ความกว้างของข้อมูลเมตา. |
| rx_metadata_valid_o | 1 | เอาท์พุต | ระบุว่าส่วนหัว (rx_udcomphdr_o และ rx_metadata_o) ถูกต้อง rx_metadata_valid_o จะถูกยืนยันเมื่อ rx_metadata_o ถูกต้อง ซิงโครนัสกับ rx_avst_source_valid |
การแมปข้อมูลเมตาสำหรับความเข้ากันได้ย้อนหลังของ O-RAN
ตารางที่ 13. อินพุต tx_metadata_i 128 บิต
|
ชื่อสัญญาณ |
บิตวิดท์ | ทิศทาง | คำอธิบาย |
การทำแผนที่ข้อมูลเมตา |
| ที่สงวนไว้ | 16 | ป้อนข้อมูล | ที่สงวนไว้. | tx_metadata_i[127:112] |
| tx_u_size | 16 | ป้อนข้อมูล | ขนาดแพ็กเก็ต U-plane เป็นไบต์สำหรับโหมดสตรีม | tx_metadata_i[111:96] |
| tx_u_seq_id | 16 | ป้อนข้อมูล | SeqID ของแพ็กเก็ต ซึ่งดึงมาจากส่วนหัวการขนส่ง eCPRI | tx_metadata_i[95:80] |
| tx_u_pc_id | 16 | ป้อนข้อมูล | PCID สำหรับการขนส่ง eCPRI และ RoEflowId สำหรับการขนส่งทางวิทยุผ่านอีเธอร์เน็ต (RoE) |
tx_metadata_i[79:64] |
| ที่สงวนไว้ | 4 | ป้อนข้อมูล | ที่สงวนไว้. | tx_metadata_i[63:60] |
| tx_u_dataทิศทาง | 1 | ป้อนข้อมูล | ทิศทางข้อมูล gNB ช่วงค่า: {0b=Rx (เช่น อัปโหลด), 1b=Tx (เช่น ดาวน์โหลด)} |
tx_metadata_i[59] |
| tx_u_filterดัชนี | 4 | ป้อนข้อมูล | กำหนดดัชนีให้กับตัวกรองช่องสัญญาณที่จะใช้ระหว่างข้อมูล IQ และอินเทอร์เฟซทางอากาศ ช่วงค่า: {0000b-1111b} |
tx_metadata_i[58:55] |
| tx_u_frameId | 8 | ป้อนข้อมูล | ตัวนับสำหรับ 10 ms เฟรม (ระยะเวลาการรวม 2.56 วินาที) โดยเฉพาะ frameId= หมายเลขเฟรม modulo 256 ช่วงค่า: {0000 0000b-1111 1111b} |
tx_metadata_i[54:47] |
| tx_u_subframeId | 4 | ป้อนข้อมูล | ตัวนับสำหรับเฟรมย่อย 1 ms ภายในเฟรม 10 ms ช่วงค่า: {0000b-1111b} | tx_metadata_i[46:43] |
| tx_u_slotID | 6 | ป้อนข้อมูล | พารามิเตอร์นี้เป็นหมายเลขสล็อตภายในเฟรมย่อย 1 ms ช่องทั้งหมดในเฟรมย่อยเดียวจะถูกนับโดยพารามิเตอร์นี้ ช่วงค่า: {00 0000b-00 1111b=slotID, 01 0000b-11 1111b=Reserved} |
tx_metadata_i[42:37] |
| tx_u_ symbolid | 6 | ป้อนข้อมูล | ระบุหมายเลขสัญลักษณ์ภายในสล็อต ช่วงค่า: {00 0000b-11 1111b} | tx_metadata_i[36:31] |
| tx_u_sectionId | 12 | ป้อนข้อมูล | รหัสส่วนจะจับคู่ส่วนข้อมูล U-plane กับข้อความ C-plane ที่สอดคล้องกัน (และประเภทส่วน) ที่เชื่อมโยงกับข้อมูล ช่วงค่า: {0000 0000 0000b-11111111 1111b} |
tx_metadata_i[30:19] |
| tx_u_rb | 1 | ป้อนข้อมูล | ตัวบ่งชี้บล็อกทรัพยากร ระบุว่ามีการใช้บล็อกทรัพยากรทั้งหมดหรือบล็อกทรัพยากรอื่นๆ ทั้งหมดหรือไม่ ช่วงค่า: {0b=ทุกบล็อกทรัพยากรที่ใช้ 1b=ทุกบล็อกทรัพยากรอื่นๆ ที่ใช้} |
tx_metadata_i[18] |
| tx_u_startPrb | 10 | ป้อนข้อมูล | PRB เริ่มต้นของส่วนข้อมูลระนาบผู้ใช้ ช่วงค่า: {00 0000 0000b-11 1111 1111b} |
tx_metadata_i[17:8] |
| tx_u_numPrb | 8 | ป้อนข้อมูล | กำหนด PRB ที่ส่วนข้อมูลระนาบผู้ใช้ถูกต้อง | tx_metadata_i[7:0] |
| ช่วงค่า: {0000 0001b-1111 1111b, 0000 0000b = PRB ทั้งหมดในระยะห่างระหว่างพาหะย่อย (SCS) และแบนด์วิธของพาหะที่ระบุ } | ||||
| tx_u_udCompHdr | 8 | ป้อนข้อมูล | กำหนดวิธีการบีบอัดและความกว้างบิต IQ ของข้อมูลผู้ใช้ในส่วนข้อมูล ช่วงค่า: {0000 0000b-1111 1111b} | ไม่มี (tx_udcomphdr_i) |
ตารางที่ 14. rx_metadata_valid_i/o
|
ชื่อสัญญาณ |
บิตวิดท์ | ทิศทาง | คำอธิบาย |
การทำแผนที่ข้อมูลเมตา |
| rx_sec_hdr_valid | 1 | เอาท์พุต | เมื่อ rx_sec_hdr_valid เป็น 1 ช่องข้อมูลส่วน U-plane จะถูกต้อง IE ส่วนหัวทั่วไปใช้ได้เมื่อยืนยัน rx_sec_hdr_valid ซิงโครนัสกับ avst_sink_u_startofpacket และ avst_sink_u_valid IE ส่วนที่ซ้ำจะใช้ได้เมื่อยืนยัน rx_sec_hdr_valid ซิงโครนัสกับ avst_sink_u_valid ในการระบุฟิลด์ PRB ส่วนใหม่ใน avst_sink_u_data ให้ระบุ IE ของส่วนใหม่ที่มีการยืนยัน rx_sec_hdr_valid |
rx_metadata_valid_o |
ตารางที่ 15. เอาต์พุต rx_metadata_o 128 บิต
| ชื่อสัญญาณ | บิตวิดท์ | ทิศทาง | คำอธิบาย |
การทำแผนที่ข้อมูลเมตา |
| ที่สงวนไว้ | 32 | เอาท์พุต | ที่สงวนไว้. | rx_metadata_o[127:96] |
| rx_u_seq_id | 16 | เอาท์พุต | SeqID ของแพ็กเก็ต ซึ่งดึงมาจากส่วนหัวการขนส่ง eCPRI | rx_metadata_o[95:80] |
| rx_u_pc_id | 16 | เอาท์พุต | PCID สำหรับการขนส่ง eCPRI และ RoEflowId สำหรับการขนส่ง RoE | rx_metadata_o[79:64] |
| ที่สงวนไว้ | 4 | เอาท์พุต | ที่สงวนไว้. | rx_metadata_o[63:60] |
| rx_u_dataทิศทาง | 1 | เอาท์พุต | ทิศทางข้อมูล gNB ช่วงค่า: {0b=Rx (เช่น อัปโหลด), 1b=Tx (เช่น ดาวน์โหลด)} | rx_metadata_o[59] |
| rx_u_filterดัชนี | 4 | เอาท์พุต | กำหนดดัชนีให้กับตัวกรองช่องสัญญาณเพื่อใช้ระหว่างข้อมูล IQ และอินเทอร์เฟซทางอากาศ ช่วงค่า: {0000b-1111b} |
rx_metadata_o[58:55] |
| rx_u_frameId | 8 | เอาท์พุต | ตัวนับสำหรับ 10 ms เฟรม (ระยะเวลาการรวม 2.56 วินาที) โดยเฉพาะอย่างยิ่ง frameId= หมายเลขเฟรม modulo 256 ช่วงค่า: {0000 0000b-1111 1111b} | rx_metadata_o[54:47] |
| rx_u_subframeId | 4 | เอาท์พุต | ตัวนับสำหรับเฟรมย่อย 1ms ภายในเฟรม 10 ms ช่วงค่า: {0000b-1111b} | rx_metadata_o[46:43] |
| rx_u_slotID | 6 | เอาท์พุต | หมายเลขสล็อตภายในเฟรมย่อย 1 มิลลิวินาที ช่องทั้งหมดในเฟรมย่อยเดียวจะถูกนับโดยพารามิเตอร์นี้ ช่วงค่า: {00 0000b-00 1111b=slotID, 01 0000b-111111b=Reserved} | rx_metadata_o[42:37] |
| rx_u_ symbolid | 6 | เอาท์พุต | ระบุหมายเลขสัญลักษณ์ภายในสล็อต ช่วงค่า: {00 0000b-11 1111b} |
rx_metadata_o[36:31] |
| rx_u_sectionId | 12 | เอาท์พุต | รหัสส่วนจะจับคู่ส่วนข้อมูล U-plane กับข้อความ C-plane ที่สอดคล้องกัน (และประเภทส่วน) ที่เชื่อมโยงกับข้อมูล ช่วงค่า: {0000 0000 0000b-1111 1111 1111b} |
rx_metadata_o[30:19] |
| rx_u_rb | 1 | เอาท์พุต | ตัวบ่งชี้บล็อกทรัพยากร ระบุว่ามีการใช้บล็อกทรัพยากรทั้งหมดหรือใช้ทรัพยากรอื่นทั้งหมดหรือไม่ ช่วงค่า: {0b=ทุกบล็อกทรัพยากรที่ใช้ 1b=ทุกบล็อกทรัพยากรอื่นๆ ที่ใช้} |
rx_metadata_o[18] |
| rx_u_startPrb | 10 | เอาท์พุต | PRB เริ่มต้นของส่วนข้อมูลระนาบผู้ใช้ ช่วงค่า: {00 0000 0000b-11 1111 1111b} |
rx_metadata_o[17:8] |
| rx_u_numPrb | 8 | เอาท์พุต | กำหนด PRB ที่ส่วนข้อมูลระนาบผู้ใช้ถูกต้อง ช่วงค่า: {0000 0001b-1111 1111b, 0000 0000b = PRB ทั้งหมดใน SCS และแบนด์วิธของผู้ให้บริการที่ระบุ } |
rx_metadata_o[7:0] |
| rx_u_udCompHdr | 8 | เอาท์พุต | กำหนดวิธีการบีบอัดและความกว้างบิต IQ ของข้อมูลผู้ใช้ในส่วนข้อมูล ช่วงค่า: {0000 0000b-1111 1111b} |
ไม่มี (rx_udcomphdr_o) |
สัญญาณอินเตอร์เฟส CSR
ตารางที่ 16. สัญญาณอินเตอร์เฟส CSR
| ชื่อสัญญาณ | ความกว้างบิต | ทิศทาง |
คำอธิบาย |
| csr_ที่อยู่ | 16 | ป้อนข้อมูล | ที่อยู่การลงทะเบียนการกำหนดค่า |
| csr_write | 1 | ป้อนข้อมูล | เปิดใช้งานการเขียนการลงทะเบียนการกำหนดค่า |
| csr_writedata | 32 | ป้อนข้อมูล | การกำหนดค่าลงทะเบียนเขียนข้อมูล |
| csr_readdata | 32 | เอาท์พุต | การลงทะเบียนการกำหนดค่าอ่านข้อมูล |
| csr_read | 1 | ป้อนข้อมูล | เปิดใช้การอ่านการลงทะเบียนการตั้งค่าคอนฟิก |
| csr_readdatavalid | 1 | เอาท์พุต | ข้อมูลการอ่านการลงทะเบียนการกำหนดค่าถูกต้อง |
| csr_waitrequest | 1 | เอาท์พุต | คำขอรอการลงทะเบียนการตั้งค่าคอนฟิก |
การลงทะเบียน IP การบีบอัด Fronthaul
ควบคุมและตรวจสอบฟังก์ชันการบีบอัด fronthaul ผ่านอินเทอร์เฟซการควบคุมและสถานะ
ตารางที่ 17. ลงทะเบียนแผนที่
| CSR_ADDRESS (การชดเชยคำ) | ชื่อลงทะเบียน |
| ขนาด 0x0 | โหมดการบีบอัด |
| ขนาด 0x1 | tx_error |
| ขนาด 0x2 | rx_error |
ตารางที่ 18. compression_mode รีจิสเตอร์
| ความกว้างบิต | คำอธิบาย | เข้าถึง |
ค่ารีเซ็ต HW |
| 31:9 น. | ที่สงวนไว้ | RO | ขนาด 0x0 |
| 8:8 น. | โหมดการทำงาน: • 1'b0 คือโหมดการบีบอัดแบบคงที่ • 1'b1 เป็นโหมดการบีบอัดแบบไดนามิก |
RW | ขนาด 0x0 |
| 7:0 น. | ส่วนหัวการบีบอัดข้อมูลผู้ใช้แบบคงที่: • 7:4 คือ udIqWidth — 4'b0000 คือ 16 บิต — 4'b1111 คือ 15 บิต -: — 4'b0001 คือ 1 บิต • 3:0 คือ udCompMeth — 4'b0000 คือไม่มีการบีบอัด — 4'b0001 เป็นจุดลอยตัวของบล็อก — 4'b0011 คือกฎของ µ • อื่นๆ ถูกสงวนไว้ |
RW | ขนาด 0x0 |
ตารางที่ 19. การลงทะเบียนข้อผิดพลาด tx
| ความกว้างบิต | คำอธิบาย | เข้าถึง |
ค่ารีเซ็ต HW |
| 31:2 น. | ที่สงวนไว้ | RO | ขนาด 0x0 |
| 1:1 น. | IqWidth ไม่ถูกต้อง IP ตั้งค่า Iqwidth เป็น 0 (Iqwidth 16 บิต) หากตรวจพบ Iqwidth ที่ไม่ถูกต้องหรือไม่รองรับ | อาร์ดับบลิว1ซี | ขนาด 0x0 |
| 0:0 น. | วิธีการบีบอัดไม่ถูกต้อง IP ปล่อยแพ็กเก็ต | อาร์ดับบลิว1ซี | ขนาด 0x0 |
ตารางที่ 20. การลงทะเบียนข้อผิดพลาด rx
| ความกว้างบิต | คำอธิบาย | เข้าถึง |
ค่ารีเซ็ต HW |
| 31:8 น. | ที่สงวนไว้ | RO | ขนาด 0x0 |
| 1:1 น. | IqWidth ไม่ถูกต้อง IP ปล่อยแพ็กเก็ต | อาร์ดับบลิว1ซี | ขนาด 0x0 |
| 0:0 น. | วิธีการบีบอัดไม่ถูกต้อง IP ตั้งค่าวิธีการบีบอัดเป็นวิธีการบีบอัดเริ่มต้นที่รองรับดังต่อไปนี้: • เปิดใช้งานบล็อกโฟลตติ้งพอยต์เท่านั้น: ค่าเริ่มต้นเป็นบล็อกโฟลตติ้งพอยต์ • เปิดใช้งาน μ-law เท่านั้น: ค่าเริ่มต้นเป็น μ-law • เปิดใช้งานทั้ง block-floating point และ μ-law: เริ่มต้นที่ block-floating point |
อาร์ดับบลิว1ซี | ขนาด 0x0 |
คู่มือผู้ใช้ Fronthaul Compression Intel FPGA IPs
สำหรับเวอร์ชันล่าสุดและก่อนหน้าของเอกสารนี้ โปรดดูที่: คู่มือผู้ใช้ Fronthaul Compression Intel FPGA IP หาก IP หรือเวอร์ชั่นของซอฟต์แวร์ไม่อยู่ในรายการ ให้ใช้คู่มือผู้ใช้สำหรับ IP หรือเวอร์ชั่นของซอฟต์แวร์ก่อนหน้า
ประวัติการแก้ไขเอกสารสำหรับ Fronthaul Compression Intel FPGA IP User Guide
|
เวอร์ชันเอกสาร |
รุ่น Intel Quartus Prime | IPVersion |
การเปลี่ยนแปลง |
| 2022.08.08 | 21.4 | 1.0.1 | แก้ไขความกว้างของข้อมูลเมตา 0 ถึง 0 (ปิดใช้งานพอร์ตข้อมูลเมตา) |
| 2022.03.22 | 21.4 | 1.0.1 | • คำอธิบายสัญญาณสลับ: — tx_avst_sink_data และ tx_avst_source_data — rx_avst_sink_data และ rx_avst_source_data • เพิ่ม เกรดความเร็วของอุปกรณ์ที่รองรับ โต๊ะ • เพิ่ม ประสิทธิภาพและการใช้ทรัพยากร |
| 2021.12.07 | 21.3 | 1.0.0 | อัปเดตรหัสการสั่งซื้อ |
| 2021.11.23 | 21.3 | 1.0.0 | การเปิดตัวครั้งแรก |
อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมายอื่นๆ ของ Intel เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของ FPGA และผลิตภัณฑ์เซมิคอนดักเตอร์ตามข้อกำหนดปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบ Intel จะไม่รับผิดชอบหรือรับผิดใด ๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใด ๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ตกลงไว้อย่างชัดแจ้งเป็นลายลักษณ์อักษรโดย Intel ขอแนะนำให้ลูกค้า Intel ขอรับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่และก่อนทำการสั่งซื้อผลิตภัณฑ์หรือบริการ *ชื่อและแบรนด์อื่น ๆ อาจเป็นทรัพย์สินของผู้อื่น
เวอร์ชั่นออนไลน์
ส่งคำติชม
รหัส : 709301
ยูจี-20346
เวอร์ชัน : 2022.08.08
ลงทะเบียน ISO 9001: 2015
เอกสาร / แหล่งข้อมูล
 |
Intel Fronthaul การบีบอัด FPGA IP [พีดีเอฟ] คู่มือการใช้งาน Fronthaul การบีบอัด FPGA IP, Fronthaul, การบีบอัด FPGA IP, FPGA IP |
 |
Intel Fronthaul การบีบอัด FPGA IP [พีดีเอฟ] คู่มือการใช้งาน UG-20346, 709301, Fronthaul การบีบอัด FPGA IP, Fronthaul FPGA IP, การบีบอัด FPGA IP, FPGA IP |
