F-ਟਾਈਲ ਇੰਟਰਲੇਕਨ ਇੰਟੇਲ FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample

ਤੇਜ਼ ਸ਼ੁਰੂਆਤ ਗਾਈਡ

F-Tile Interlaken Intel® FPGA IP ਕੋਰ ਇੱਕ ਸਿਮੂਲੇਸ਼ਨ ਟੈਸਟਬੈਂਚ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ। ਇੱਕ ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਜੋ ਕੰਪਾਇਲੇਸ਼ਨ ਅਤੇ ਹਾਰਡਵੇਅਰ ਟੈਸਟਿੰਗ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ, Intel Quartus® Prime Pro ਐਡੀਸ਼ਨ ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ 21.4 ਵਿੱਚ ਉਪਲਬਧ ਹੋਵੇਗਾ। ਜਦੋਂ ਤੁਸੀਂ ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਦੇ ਹੋ ਤਾਂ ਸਾਬਕਾample, ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਆਟੋਮੈਟਿਕਲੀ ਬਣਾਉਂਦਾ ਹੈ fileਡਿਜ਼ਾਈਨ ਦੀ ਨਕਲ, ਕੰਪਾਇਲ ਅਤੇ ਟੈਸਟ ਕਰਨ ਲਈ ਜ਼ਰੂਰੀ ਹੈ।
ਟੈਸਟਬੈਂਚ ਅਤੇ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample F-ਟਾਈਲ ਡਿਵਾਈਸਾਂ ਲਈ NRZ ਅਤੇ PAM4 ਮੋਡ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। ਐੱਫ-ਟਾਈਲ ਇੰਟਰਲੇਕਨ ਇੰਟੇਲ ਐੱਫਪੀਜੀਏ ਆਈਪੀ ਕੋਰ ਡਿਜ਼ਾਈਨ ਐਕਸ ਤਿਆਰ ਕਰਦਾ ਹੈampਲੇਨਾਂ ਦੀ ਸੰਖਿਆ ਅਤੇ ਡੇਟਾ ਦਰਾਂ ਦੇ ਹੇਠਲੇ ਸਮਰਥਿਤ ਸੰਜੋਗਾਂ ਲਈ les.

ਲੇਨਾਂ ਦੀ ਸੰਖਿਆ ਅਤੇ ਡੇਟਾ ਦਰਾਂ ਦੇ IP ਸਹਿਯੋਗੀ ਸੰਜੋਗ
ਹੇਠਾਂ ਦਿੱਤੇ ਸੰਜੋਗ Intel Quartus Prime Pro ਐਡੀਸ਼ਨ ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ 21.3 ਵਿੱਚ ਸਮਰਥਿਤ ਹਨ। ਹੋਰ ਸਾਰੇ ਸੰਜੋਗ Intel Quartus Prime Pro ਐਡੀਸ਼ਨ ਦੇ ਭਵਿੱਖ ਦੇ ਸੰਸਕਰਣ ਵਿੱਚ ਸਮਰਥਿਤ ਹੋਣਗੇ।

ਲੇਨਾਂ ਦੀ ਸੰਖਿਆ	ਲੇਨ ਦਰ (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	ਹਾਂ	–	ਹਾਂ	ਹਾਂ	–
6	–	–	–	ਹਾਂ	ਹਾਂ
8	–	–	ਹਾਂ	ਹਾਂ	–
10	–	–	ਹਾਂ	ਹਾਂ	–
12	–	ਹਾਂ	ਹਾਂ	ਹਾਂ	–

ਚਿੱਤਰ 1. ਡਿਜ਼ਾਈਨ ਲਈ ਵਿਕਾਸ ਦੇ ਪੜਾਅ ਸਾਬਕਾample

ਨੋਟ: ਹਾਰਡਵੇਅਰ ਕੰਪਾਈਲੇਸ਼ਨ ਅਤੇ ਟੈਸਟਿੰਗ ਇੰਟੇਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਪ੍ਰੋ ਐਡੀਸ਼ਨ ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ 21.4 ਵਿੱਚ ਉਪਲਬਧ ਹੋਵੇਗੀ।
F-ਟਾਈਲ ਇੰਟਰਲੇਕਨ ਇੰਟੇਲ FPGA IP ਕੋਰ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਹੇਠ ਲਿਖੀਆਂ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ:

• ਅੰਦਰੂਨੀ TX ਤੋਂ RX ਸੀਰੀਅਲ ਲੂਪਬੈਕ ਮੋਡ
• ਆਟੋਮੈਟਿਕਲੀ ਸਥਿਰ ਆਕਾਰ ਦੇ ਪੈਕੇਟ ਤਿਆਰ ਕਰਦਾ ਹੈ
• ਬੁਨਿਆਦੀ ਪੈਕੇਟ ਜਾਂਚ ਸਮਰੱਥਾਵਾਂ
• ਰੀ-ਟੈਸਟਿੰਗ ਦੇ ਉਦੇਸ਼ ਲਈ ਡਿਜ਼ਾਈਨ ਨੂੰ ਰੀਸੈਟ ਕਰਨ ਲਈ ਸਿਸਟਮ ਕੰਸੋਲ ਦੀ ਵਰਤੋਂ ਕਰਨ ਦੀ ਸਮਰੱਥਾ

ਚਿੱਤਰ 2. ਉੱਚ-ਪੱਧਰੀ ਬਲਾਕ ਡਾਇਗ੍ਰਾਮ

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ

• F-ਟਾਈਲ ਇੰਟਰਲੇਕਨ ਇੰਟੇਲ FPGA IP ਯੂਜ਼ਰ ਗਾਈਡ
• F-Tile Interlaken Intel FPGA IP ਰੀਲੀਜ਼ ਨੋਟਸ

ਹਾਰਡਵੇਅਰ ਅਤੇ ਸਾਫਟਵੇਅਰ ਲੋੜਾਂ

ਸਾਬਕਾ ਦੀ ਜਾਂਚ ਕਰਨ ਲਈample design, ਹੇਠ ਦਿੱਤੇ ਹਾਰਡਵੇਅਰ ਅਤੇ ਸੌਫਟਵੇਅਰ ਦੀ ਵਰਤੋਂ ਕਰੋ:

• Intel Quartus Prime Pro ਐਡੀਸ਼ਨ ਸਾਫਟਵੇਅਰ ਵਰਜਨ 21.3
• ਸਿਸਟਮ ਕੰਸੋਲ
• ਸਮਰਥਿਤ ਸਿਮੂਲੇਟਰ:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • ਸੀਮੇਂਸ* EDA ਮਾਡਲਸਿਮ* SE ਜਾਂ Questa*

ਨੋਟ:  ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ ਹਾਰਡਵੇਅਰ ਸਮਰਥਨample Intel Quartus Prime Pro ਐਡੀਸ਼ਨ ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ 21.4 ਵਿੱਚ ਉਪਲਬਧ ਹੋਵੇਗਾ।

ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ

ਚਿੱਤਰ 3. ਵਿਧੀ

ਡਿਜ਼ਾਈਨ ਐਕਸ ਬਣਾਉਣ ਲਈ ਇਹਨਾਂ ਕਦਮਾਂ ਦੀ ਪਾਲਣਾ ਕਰੋample ਅਤੇ testbench:

1. Intel Quartus Prime Pro Edition ਸਾਫਟਵੇਅਰ ਵਿੱਚ, ਕਲਿੱਕ ਕਰੋ File ➤ ਨਵਾਂ Intel Quartus Prime ਪ੍ਰੋਜੈਕਟ ਬਣਾਉਣ ਲਈ ਨਵਾਂ ਪ੍ਰੋਜੈਕਟ ਵਿਜ਼ਾਰਡ, ਜਾਂ ਕਲਿੱਕ ਕਰੋ File ➤ ਇੱਕ ਮੌਜੂਦਾ Intel Quartus Prime ਪ੍ਰੋਜੈਕਟ ਨੂੰ ਖੋਲ੍ਹਣ ਲਈ ਓਪਨ ਪ੍ਰੋਜੈਕਟ। ਵਿਜ਼ਾਰਡ ਤੁਹਾਨੂੰ ਇੱਕ ਡਿਵਾਈਸ ਨਿਰਧਾਰਤ ਕਰਨ ਲਈ ਪੁੱਛਦਾ ਹੈ।
2. ਡਿਵਾਈਸ ਫੈਮਿਲੀ Agilex ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰੋ ਅਤੇ ਆਪਣੇ ਡਿਜ਼ਾਈਨ ਲਈ F-Tile ਵਾਲਾ ਡਿਵਾਈਸ ਚੁਣੋ।
3. IP ਕੈਟਾਲਾਗ ਵਿੱਚ, F-Tile Interlaken Intel FPGA IP ਨੂੰ ਲੱਭੋ ਅਤੇ ਦੋ ਵਾਰ ਕਲਿੱਕ ਕਰੋ। ਨਵਾਂ IP ਵੇਰੀਐਂਟ ਵਿੰਡੋ ਦਿਖਾਈ ਦਿੰਦੀ ਹੈ।
4. ਇੱਕ ਉੱਚ-ਪੱਧਰ ਦਾ ਨਾਮ ਦਿਓ ਤੁਹਾਡੀ ਕਸਟਮ IP ਪਰਿਵਰਤਨ ਲਈ। ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ IP ਪਰਿਵਰਤਨ ਸੈਟਿੰਗਾਂ ਨੂੰ ਏ ਵਿੱਚ ਸੁਰੱਖਿਅਤ ਕਰਦਾ ਹੈ file ਨਾਮ ਦਿੱਤਾ ਗਿਆ .ਆਈ.ਪੀ.
5. ਕਲਿਕ ਕਰੋ ਠੀਕ ਹੈ. ਪੈਰਾਮੀਟਰ ਐਡੀਟਰ ਦਿਸਦਾ ਹੈ।

ਚਿੱਤਰ 4. ਸਾਬਕਾample ਡਿਜ਼ਾਈਨ ਟੈਬ

6. IP ਟੈਬ 'ਤੇ, ਆਪਣੇ IP ਕੋਰ ਪਰਿਵਰਤਨ ਲਈ ਮਾਪਦੰਡ ਨਿਰਧਾਰਤ ਕਰੋ।
7. ਸਾਬਕਾ 'ਤੇampਡਿਜ਼ਾਈਨ ਟੈਬ 'ਤੇ, ਟੈਸਟਬੈਂਚ ਬਣਾਉਣ ਲਈ ਸਿਮੂਲੇਸ਼ਨ ਵਿਕਲਪ ਦੀ ਚੋਣ ਕਰੋ।
ਨੋਟ: ਸਿੰਥੇਸਿਸ ਵਿਕਲਪ ਹਾਰਡਵੇਅਰ ਸਾਬਕਾ ਲਈ ਹੈample ਡਿਜ਼ਾਈਨ, ਜੋ ਕਿ ਇੰਟੇਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਪ੍ਰੋ ਐਡੀਸ਼ਨ ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ 21.4 ਵਿੱਚ ਉਪਲਬਧ ਹੋਵੇਗਾ।
8. ਤਿਆਰ ਕੀਤੇ HDL ਫਾਰਮੈਟ ਲਈ, ਵੇਰੀਲੌਗ ਅਤੇ VHDL ਵਿਕਲਪ ਉਪਲਬਧ ਹਨ।
9. ਜਨਰੇਟ ਐਕਸ 'ਤੇ ਕਲਿੱਕ ਕਰੋample ਡਿਜ਼ਾਈਨ. ਸਾਬਕਾ ਚੁਣੋample ਡਿਜ਼ਾਈਨ ਡਾਇਰੈਕਟਰੀ ਵਿੰਡੋ ਦਿਖਾਈ ਦਿੰਦੀ ਹੈ।
10. ਜੇਕਰ ਤੁਸੀਂ ਡਿਜ਼ਾਈਨ ਨੂੰ ਸੋਧਣਾ ਚਾਹੁੰਦੇ ਹੋ ਤਾਂ ਸਾਬਕਾample ਡਾਇਰੈਕਟਰੀ ਮਾਰਗ ਜਾਂ ਡਿਸਪਲੇ ਕੀਤੇ ਡਿਫੌਲਟ ਤੋਂ ਨਾਮ (ilk_f_0_example_design), ਨਵੇਂ ਮਾਰਗ 'ਤੇ ਬ੍ਰਾਊਜ਼ ਕਰੋ ਅਤੇ ਨਵਾਂ ਡਿਜ਼ਾਈਨ ਐਕਸ ਟਾਈਪ ਕਰੋample ਡਾਇਰੈਕਟਰੀ ਦਾ ਨਾਮ.
11. ਠੀਕ ਦਬਾਓ.

ਨੋਟ: ਐਫ-ਟਾਈਲ ਇੰਟਰਲੇਕਨ ਇੰਟੇਲ ਐਫਪੀਜੀਏ ਆਈਪੀ ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਸਾਬਕਾample, ਇੱਕ SystemPLL ਸਵੈਚਲਿਤ ਤੌਰ 'ਤੇ ਚਾਲੂ ਹੋ ਜਾਂਦਾ ਹੈ, ਅਤੇ F-Tile Interlaken Intel FPGA IP ਕੋਰ ਨਾਲ ਜੁੜਿਆ ਹੁੰਦਾ ਹੈ। ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਸਿਸਟਮਪੀਐਲਐਲ ਲੜੀਵਾਰ ਮਾਰਗ ਸਾਬਕਾample ਹੈ:

example_design.test_env_inst.test_dut.dut.pll

ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਸਿਸਟਮਪੀਐਲਐਲ ਸਾਬਕਾample ਉਹੀ 156.26 MHz ਸੰਦਰਭ ਘੜੀ ਨੂੰ ਟ੍ਰਾਂਸਸੀਵਰ ਵਾਂਗ ਸਾਂਝਾ ਕਰਦਾ ਹੈ।

ਡਾਇਰੈਕਟਰੀ ਬਣਤਰ

F-Tile Interlaken Intel FPGA IP ਕੋਰ ਹੇਠ ਲਿਖੇ ਨੂੰ ਤਿਆਰ ਕਰਦਾ ਹੈ fileਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ sampLe:
ਚਿੱਤਰ 5. ਡਾਇਰੈਕਟਰੀ ਬਣਤਰ

ਸਾਰਣੀ 2. ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample File ਵਰਣਨ
ਇਹ files ਵਿੱਚ ਹਨample_installation_dir>/ilk_f_0_example_design ਡਾਇਰੈਕਟਰੀ.

File ਨਾਮ	ਵਰਣਨ
example_design.qpf	Intel Quartus Prime ਪ੍ਰੋਜੈਕਟ file.
example_design.qsf	Intel Quartus Prime ਪ੍ਰੋਜੈਕਟ ਸੈਟਿੰਗਾਂ file
example_design.sdc ਜੇtag_time_template.sdc	Synopsys ਡਿਜ਼ਾਈਨ ਪਾਬੰਦੀ file. ਤੁਸੀਂ ਆਪਣੇ ਖੁਦ ਦੇ ਡਿਜ਼ਾਈਨ ਲਈ ਕਾਪੀ ਅਤੇ ਸੋਧ ਸਕਦੇ ਹੋ।
sysconsole_testbench.tcl	ਮੁੱਖ file ਸਿਸਟਮ ਕੰਸੋਲ ਨੂੰ ਐਕਸੈਸ ਕਰਨ ਲਈ

ਨੋਟ: ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ ਹਾਰਡਵੇਅਰ ਸਮਰਥਨample Intel Quartus Prime Pro ਐਡੀਸ਼ਨ ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ 21.4 ਵਿੱਚ ਉਪਲਬਧ ਹੋਵੇਗਾ।

ਟੇਬਲ 3. ਟੈਸਟਬੈਂਚ File ਵਰਣਨ

ਇਹ file ਵਿੱਚ ਹੈample_installation_dir>/ilk_f_0_example_design/ ਸਾਬਕਾample_design/rtl ਡਾਇਰੈਕਟਰੀ.

File ਨਾਮ	ਵਰਣਨ
top_tb.sv	ਸਿਖਰ-ਪੱਧਰੀ ਟੈਸਟਬੈਂਚ file.

ਸਾਰਣੀ 4. ਟੈਸਟਬੈਂਚ ਸਕ੍ਰਿਪਟਾਂ

ਇਹ files ਵਿੱਚ ਹਨample_installation_dir>/ilk_f_0_example_design/ ਸਾਬਕਾample_design/testbench ਡਾਇਰੈਕਟਰੀ

File ਨਾਮ	ਵਰਣਨ
run_vcs.sh	ਟੈਸਟਬੈਂਚ ਨੂੰ ਚਲਾਉਣ ਲਈ Synopsys VCS ਸਕ੍ਰਿਪਟ।
run_vcsmx.sh	ਟੈਸਟਬੈਂਚ ਨੂੰ ਚਲਾਉਣ ਲਈ Synopsys VCS MX ਸਕ੍ਰਿਪਟ।
run_mentor.tcl	ਟੈਸਟਬੈਂਚ ਨੂੰ ਚਲਾਉਣ ਲਈ ਸੀਮੇਂਸ EDA ਮਾਡਲਸਿਮ SE ਜਾਂ ਕੁਏਸਟਾ ਸਕ੍ਰਿਪਟ।

ਡਿਜ਼ਾਈਨ ਦੀ ਨਕਲ ਕਰਨਾ ਸਾਬਕਾampਲੇ ਟੈਸਟਬੈਂਚ

ਚਿੱਤਰ 6. ਵਿਧੀ

ਟੈਸਟਬੈਂਚ ਦੀ ਨਕਲ ਕਰਨ ਲਈ ਇਹਨਾਂ ਕਦਮਾਂ ਦੀ ਪਾਲਣਾ ਕਰੋ:

1. ਕਮਾਂਡ ਪ੍ਰੋਂਪਟ 'ਤੇ, ਟੈਸਟਬੈਂਚ ਸਿਮੂਲੇਸ਼ਨ ਡਾਇਰੈਕਟਰੀ ਵਿੱਚ ਬਦਲੋ। ਡਾਇਰੈਕਟਰੀ ਮਾਰਗ ਹੈample_installation_dir>/example_design/ testbench.
2. ਆਪਣੀ ਪਸੰਦ ਦੇ ਸਮਰਥਿਤ ਸਿਮੂਲੇਟਰ ਲਈ ਸਿਮੂਲੇਸ਼ਨ ਸਕ੍ਰਿਪਟ ਚਲਾਓ। ਸਕ੍ਰਿਪਟ ਸਿਮੂਲੇਟਰ ਵਿੱਚ ਟੈਸਟਬੈਂਚ ਨੂੰ ਕੰਪਾਇਲ ਕਰਦੀ ਹੈ ਅਤੇ ਚਲਾਉਂਦੀ ਹੈ। ਤੁਹਾਡੀ ਸਕ੍ਰਿਪਟ ਨੂੰ ਜਾਂਚ ਕਰਨੀ ਚਾਹੀਦੀ ਹੈ ਕਿ ਸਿਮੂਲੇਸ਼ਨ ਪੂਰਾ ਹੋਣ ਤੋਂ ਬਾਅਦ SOP ਅਤੇ EOP ਗਿਣਤੀ ਮੇਲ ਖਾਂਦੀ ਹੈ।

ਸਾਰਣੀ 5. ਸਿਮੂਲੇਸ਼ਨ ਨੂੰ ਚਲਾਉਣ ਲਈ ਕਦਮ

ਸਿਮੂਲੇਟਰ	ਹਦਾਇਤਾਂ
ਵੀ.ਸੀ.ਐਸ	ਕਮਾਂਡ ਲਾਈਨ ਵਿੱਚ, ਟਾਈਪ ਕਰੋ:   sh run_vcs.sh
VCS MX	ਕਮਾਂਡ ਲਾਈਨ ਵਿੱਚ, ਟਾਈਪ ਕਰੋ:   sh run_vcsmx.sh
ModelSim SE ਜਾਂ Questa	ਕਮਾਂਡ ਲਾਈਨ ਵਿੱਚ, ਟਾਈਪ ਕਰੋ:   vsim -do run_mentor.tcl ਜੇਕਰ ਤੁਸੀਂ ModelSim GUI ਨੂੰ ਲਿਆਏ ਬਿਨਾਂ ਸਿਮੂਲੇਟ ਕਰਨਾ ਪਸੰਦ ਕਰਦੇ ਹੋ, ਤਾਂ ਟਾਈਪ ਕਰੋ:   vsim -c -do run_mentor.tcl

3. ਨਤੀਜਿਆਂ ਦਾ ਵਿਸ਼ਲੇਸ਼ਣ ਕਰੋ। ਇੱਕ ਸਫਲ ਸਿਮੂਲੇਸ਼ਨ ਪੈਕੇਟ ਭੇਜਦਾ ਅਤੇ ਪ੍ਰਾਪਤ ਕਰਦਾ ਹੈ, ਅਤੇ "ਟੈਸਟ ਪਾਸ" ਪ੍ਰਦਰਸ਼ਿਤ ਕਰਦਾ ਹੈ।

ਡਿਜ਼ਾਈਨ ਲਈ ਟੈਸਟਬੈਂਚ ਸਾਬਕਾample ਹੇਠ ਦਿੱਤੇ ਕੰਮਾਂ ਨੂੰ ਪੂਰਾ ਕਰਦਾ ਹੈ:

• F-Tile Interlaken Intel FPGA IP ਕੋਰ ਨੂੰ ਸਥਾਪਿਤ ਕਰਦਾ ਹੈ।
• PHY ਸਥਿਤੀ ਪ੍ਰਿੰਟ ਕਰਦਾ ਹੈ।
• ਮੈਟਾਫ੍ਰੇਮ ਸਿੰਕ੍ਰੋਨਾਈਜ਼ੇਸ਼ਨ (SYNC_LOCK) ਅਤੇ ਸ਼ਬਦ (ਬਲਾਕ) ਸੀਮਾਵਾਂ (WORD_LOCK) ਦੀ ਜਾਂਚ ਕਰਦਾ ਹੈ।
• ਵਿਅਕਤੀਗਤ ਲੇਨਾਂ ਦੇ ਲਾਕ ਅਤੇ ਇਕਸਾਰ ਹੋਣ ਦੀ ਉਡੀਕ ਕਰਦਾ ਹੈ।
• ਪੈਕੇਟ ਭੇਜਣਾ ਸ਼ੁਰੂ ਕਰਦਾ ਹੈ।
• ਪੈਕੇਟ ਅੰਕੜਿਆਂ ਦੀ ਜਾਂਚ ਕਰਦਾ ਹੈ:
  • CRC24 ਤਰੁੱਟੀਆਂ
  • ਐਸ.ਓ.ਪੀ
  • ਈ.ਓ.ਪੀ

ਹੇਠ ਲਿਖੇ ਐਸample ਆਉਟਪੁੱਟ ਇੱਕ ਸਫਲ ਸਿਮੂਲੇਸ਼ਨ ਟੈਸਟ ਰਨ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ:

ਡਿਜ਼ਾਈਨ ਕੰਪਾਇਲ ਕਰਨਾ ਸਾਬਕਾample

1. ਸਾਬਕਾ ਨੂੰ ਯਕੀਨੀ ਬਣਾਓample ਡਿਜ਼ਾਇਨ ਪੀੜ੍ਹੀ ਪੂਰੀ ਹੋ ਗਈ ਹੈ.
2. Intel Quartus Prime Pro ਐਡੀਸ਼ਨ ਸੌਫਟਵੇਅਰ ਵਿੱਚ, Intel Quartus Prime ਪ੍ਰੋਜੈਕਟ ਨੂੰ ਖੋਲ੍ਹੋample_installation_dir>/example_design.qpf>।
3. ਪ੍ਰੋਸੈਸਿੰਗ ਮੀਨੂ 'ਤੇ, ਸੰਕਲਨ ਸ਼ੁਰੂ ਕਰੋ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।

ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਵੇਰਵਾ

ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਇੰਟਰਲੇਕਨ IP ਕੋਰ ਦੀਆਂ ਕਾਰਜਕੁਸ਼ਲਤਾਵਾਂ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।

ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਭਾਗ

ਸਾਬਕਾample ਡਿਜ਼ਾਈਨ ਸਿਸਟਮ ਅਤੇ PLL ਸੰਦਰਭ ਘੜੀਆਂ ਅਤੇ ਲੋੜੀਂਦੇ ਡਿਜ਼ਾਈਨ ਭਾਗਾਂ ਨੂੰ ਜੋੜਦਾ ਹੈ। ਸਾਬਕਾample ਡਿਜ਼ਾਈਨ ਅੰਦਰੂਨੀ ਲੂਪਬੈਕ ਮੋਡ ਵਿੱਚ IP ਕੋਰ ਨੂੰ ਕੌਂਫਿਗਰ ਕਰਦਾ ਹੈ ਅਤੇ IP ਕੋਰ TX ਉਪਭੋਗਤਾ ਡੇਟਾ ਟ੍ਰਾਂਸਫਰ ਇੰਟਰਫੇਸ 'ਤੇ ਪੈਕੇਟ ਤਿਆਰ ਕਰਦਾ ਹੈ। IP ਕੋਰ ਇਹਨਾਂ ਪੈਕੇਟਾਂ ਨੂੰ ਟ੍ਰਾਂਸਸੀਵਰ ਰਾਹੀਂ ਅੰਦਰੂਨੀ ਲੂਪਬੈਕ ਮਾਰਗ 'ਤੇ ਭੇਜਦਾ ਹੈ।
IP ਕੋਰ ਰੀਸੀਵਰ ਲੂਪਬੈਕ ਮਾਰਗ 'ਤੇ ਪੈਕੇਟ ਪ੍ਰਾਪਤ ਕਰਨ ਤੋਂ ਬਾਅਦ, ਇਹ ਇੰਟਰਲੇਕਨ ਪੈਕੇਟਾਂ ਦੀ ਪ੍ਰਕਿਰਿਆ ਕਰਦਾ ਹੈ ਅਤੇ ਉਹਨਾਂ ਨੂੰ RX ਉਪਭੋਗਤਾ ਡੇਟਾ ਟ੍ਰਾਂਸਫਰ ਇੰਟਰਫੇਸ 'ਤੇ ਪ੍ਰਸਾਰਿਤ ਕਰਦਾ ਹੈ। ਸਾਬਕਾample ਡਿਜ਼ਾਈਨ ਜਾਂਚ ਕਰਦਾ ਹੈ ਕਿ ਪੈਕਟ ਪ੍ਰਾਪਤ ਕੀਤੇ ਅਤੇ ਪ੍ਰਸਾਰਿਤ ਕੀਤੇ ਗਏ ਹਨ।
ਐਫ-ਟਾਈਲ ਇੰਟਰਲੇਕਨ ਇੰਟੇਲ ਆਈਪੀ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਵਿੱਚ ਹੇਠ ਲਿਖੇ ਭਾਗ ਸ਼ਾਮਲ ਹਨ:

1. F-ਟਾਈਲ ਇੰਟਰਲੇਕਨ ਇੰਟੇਲ FPGA IP ਕੋਰ
2. ਪੈਕੇਟ ਜੇਨਰੇਟਰ ਅਤੇ ਪੈਕੇਟ ਚੈਕਰ
3. F-ਟਾਈਲ ਸੰਦਰਭ ਅਤੇ ਸਿਸਟਮ PLL ਘੜੀਆਂ Intel FPGA IP ਕੋਰ

ਇੰਟਰਫੇਸ ਸਿਗਨਲ

ਸਾਰਣੀ 6. ਡਿਜ਼ਾਈਨ ਐਕਸample ਇੰਟਰਫੇਸ ਸਿਗਨਲ

ਪੋਰਟ ਨਾਮ	ਦਿਸ਼ਾ	ਚੌੜਾਈ (ਬਿੱਟ)	ਵਰਣਨ
mgmt_clk	ਇੰਪੁੱਟ	1	ਸਿਸਟਮ ਘੜੀ ਇੰਪੁੱਟ। ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ 100 MHz ਹੋਣੀ ਚਾਹੀਦੀ ਹੈ।
pll_ref_clk	ਇੰਪੁੱਟ	1	ਟ੍ਰਾਂਸਸੀਵਰ ਹਵਾਲਾ ਘੜੀ। RX CDR PLL ਨੂੰ ਚਲਾਉਂਦਾ ਹੈ।
rx_pin	ਇੰਪੁੱਟ	ਲੇਨਾਂ ਦੀ ਸੰਖਿਆ	ਪ੍ਰਾਪਤਕਰਤਾ SERDES ਡਾਟਾ ਪਿੰਨ।
tx_pin	ਆਉਟਪੁੱਟ	ਲੇਨਾਂ ਦੀ ਸੰਖਿਆ	SERDES ਡੇਟਾ ਪਿੰਨ ਪ੍ਰਸਾਰਿਤ ਕਰੋ।
rx_pin_n(1)	ਇੰਪੁੱਟ	ਲੇਨਾਂ ਦੀ ਸੰਖਿਆ	ਪ੍ਰਾਪਤਕਰਤਾ SERDES ਡਾਟਾ ਪਿੰਨ।
tx_pin_n(1)	ਆਉਟਪੁੱਟ	ਲੇਨਾਂ ਦੀ ਸੰਖਿਆ	SERDES ਡੇਟਾ ਪਿੰਨ ਪ੍ਰਸਾਰਿਤ ਕਰੋ।
mac_clk_pll_ref	ਇੰਪੁੱਟ	1	ਇਹ ਸਿਗਨਲ PLL ਦੁਆਰਾ ਚਲਾਇਆ ਜਾਣਾ ਚਾਹੀਦਾ ਹੈ ਅਤੇ ਉਸੇ ਘੜੀ ਸਰੋਤ ਦੀ ਵਰਤੋਂ ਕਰਨੀ ਚਾਹੀਦੀ ਹੈ ਜੋ pll_ref_clk ਨੂੰ ਚਲਾਉਂਦਾ ਹੈ। ਇਹ ਸਿਗਨਲ ਸਿਰਫ਼ PAM4 ਮੋਡ ਡਿਵਾਈਸ ਭਿੰਨਤਾਵਾਂ ਵਿੱਚ ਉਪਲਬਧ ਹੈ।
usr_pb_reset_n	ਇੰਪੁੱਟ	1	ਸਿਸਟਮ ਰੀਸੈਟ.

(1) ਸਿਰਫ਼ PAM4 ਰੂਪਾਂ ਵਿੱਚ ਉਪਲਬਧ ਹੈ।

ਇੰਟੇਲ ਕਾਰਪੋਰੇਸ਼ਨ. ਸਾਰੇ ਹੱਕ ਰਾਖਵੇਂ ਹਨ. Intel, Intel ਲੋਗੋ, ਅਤੇ ਹੋਰ Intel ਚਿੰਨ੍ਹ Intel ਕਾਰਪੋਰੇਸ਼ਨ ਜਾਂ ਇਸਦੀਆਂ ਸਹਾਇਕ ਕੰਪਨੀਆਂ ਦੇ ਟ੍ਰੇਡਮਾਰਕ ਹਨ। Intel ਆਪਣੇ FPGA ਅਤੇ ਸੈਮੀਕੰਡਕਟਰ ਉਤਪਾਦਾਂ ਦੀ ਕਾਰਗੁਜ਼ਾਰੀ ਦੀ ਵਾਰੰਟੀ Intel ਦੀ ਸਟੈਂਡਰਡ ਵਾਰੰਟੀ ਦੇ ਅਨੁਸਾਰ ਮੌਜੂਦਾ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦੇ ਅਨੁਸਾਰ ਕਰਦਾ ਹੈ, ਪਰ ਬਿਨਾਂ ਨੋਟਿਸ ਦੇ ਕਿਸੇ ਵੀ ਸਮੇਂ ਕਿਸੇ ਵੀ ਉਤਪਾਦ ਅਤੇ ਸੇਵਾਵਾਂ ਵਿੱਚ ਤਬਦੀਲੀਆਂ ਕਰਨ ਦਾ ਅਧਿਕਾਰ ਰਾਖਵਾਂ ਰੱਖਦਾ ਹੈ। ਇੰਟੇਲ ਇੱਥੇ ਵਰਣਿਤ ਕਿਸੇ ਵੀ ਜਾਣਕਾਰੀ, ਉਤਪਾਦ, ਜਾਂ ਸੇਵਾ ਦੀ ਐਪਲੀਕੇਸ਼ਨ ਜਾਂ ਵਰਤੋਂ ਤੋਂ ਪੈਦਾ ਹੋਣ ਵਾਲੀ ਕੋਈ ਜ਼ਿੰਮੇਵਾਰੀ ਜਾਂ ਜ਼ਿੰਮੇਵਾਰੀ ਨਹੀਂ ਲੈਂਦਾ, ਸਿਵਾਏ ਇੰਟੇਲ ਦੁਆਰਾ ਲਿਖਤੀ ਤੌਰ 'ਤੇ ਸਪੱਸ਼ਟ ਤੌਰ 'ਤੇ ਸਹਿਮਤ ਹੋਏ। Intel ਗਾਹਕਾਂ ਨੂੰ ਸਲਾਹ ਦਿੱਤੀ ਜਾਂਦੀ ਹੈ ਕਿ ਉਹ ਕਿਸੇ ਵੀ ਪ੍ਰਕਾਸ਼ਿਤ ਜਾਣਕਾਰੀ 'ਤੇ ਭਰੋਸਾ ਕਰਨ ਤੋਂ ਪਹਿਲਾਂ ਅਤੇ ਉਤਪਾਦਾਂ ਜਾਂ ਸੇਵਾਵਾਂ ਲਈ ਆਰਡਰ ਦੇਣ ਤੋਂ ਪਹਿਲਾਂ ਡਿਵਾਈਸ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦਾ ਨਵੀਨਤਮ ਸੰਸਕਰਣ ਪ੍ਰਾਪਤ ਕਰਨ।
*ਹੋਰ ਨਾਵਾਂ ਅਤੇ ਬ੍ਰਾਂਡਾਂ 'ਤੇ ਦੂਜਿਆਂ ਦੀ ਸੰਪਤੀ ਵਜੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ।

ਨਕਸ਼ਾ ਰਜਿਸਟਰ ਕਰੋ

ਨੋਟ:

• ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਰਜਿਸਟਰ ਐਡਰੈੱਸ 0x20** ਨਾਲ ਸ਼ੁਰੂ ਹੁੰਦਾ ਹੈ ਜਦੋਂ ਕਿ ਇੰਟਰਲੇਕਨ IP ਕੋਰ ਰਜਿਸਟਰ ਐਡਰੈੱਸ 0x10** ਨਾਲ ਸ਼ੁਰੂ ਹੁੰਦਾ ਹੈ।
• F-ਟਾਈਲ PHY ਰਜਿਸਟਰ ਪਤਾ 0x30** ਨਾਲ ਸ਼ੁਰੂ ਹੁੰਦਾ ਹੈ ਜਦੋਂ ਕਿ F-ਟਾਈਲ FEC ਰਜਿਸਟਰ ਪਤਾ 0x40** ਨਾਲ ਸ਼ੁਰੂ ਹੁੰਦਾ ਹੈ। FEC ਰਜਿਸਟਰ ਸਿਰਫ਼ PAM4 ਮੋਡ ਵਿੱਚ ਉਪਲਬਧ ਹੈ।
• ਐਕਸੈਸ ਕੋਡ: RO—ਸਿਰਫ ਪੜ੍ਹਨ ਲਈ, ਅਤੇ RW-ਪੜ੍ਹੋ/ਲਿਖੋ।
• ਸਿਸਟਮ ਕੰਸੋਲ ਡਿਜ਼ਾਈਨ ਨੂੰ ਪੜ੍ਹਦਾ ਹੈample ਰਜਿਸਟਰ ਕਰਦਾ ਹੈ ਅਤੇ ਸਕ੍ਰੀਨ 'ਤੇ ਟੈਸਟ ਸਥਿਤੀ ਦੀ ਰਿਪੋਰਟ ਕਰਦਾ ਹੈ।

ਸਾਰਣੀ 7. ਡਿਜ਼ਾਈਨ ਐਕਸample ਰਜਿਸਟਰ ਦਾ ਨਕਸ਼ਾ

ਆਫਸੈੱਟ	ਨਾਮ	ਪਹੁੰਚ	ਵਰਣਨ
8'h00	ਰਾਖਵਾਂ
8'h01	ਰਾਖਵਾਂ
8'h02	ਸਿਸਟਮ PLL ਰੀਸੈੱਟ	RO	ਹੇਠਾਂ ਦਿੱਤੇ ਬਿੱਟ ਸਿਸਟਮ PLL ਰੀਸੈਟ ਬੇਨਤੀ ਨੂੰ ਦਰਸਾਉਂਦੇ ਹਨ ਅਤੇ ਮੁੱਲ ਨੂੰ ਸਮਰੱਥ ਕਰਦੇ ਹਨ: • ਬਿੱਟ [0] – sys_pll_rst_req • ਬਿੱਟ [1] – sys_pll_rst_en
8'h03	RX ਲੇਨ ਇਕਸਾਰ	RO	RX ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h04	WORD ਲਾਕ ਕੀਤਾ ਗਿਆ	RO	[NUM_LANES–1:0] – ਸ਼ਬਦ (ਬਲਾਕ) ਸੀਮਾਵਾਂ ਦੀ ਪਛਾਣ।
8'h05	ਸਮਕਾਲੀਕਰਨ ਲੌਕ ਕੀਤਾ ਗਿਆ	RO	[NUM_LANES–1:0] – ਮੈਟਾਫ੍ਰੇਮ ਸਮਕਾਲੀਕਰਨ।
8'h06 - 8'h09	CRC32 ਗਲਤੀ ਗਿਣਤੀ	RO	CRC32 ਗਲਤੀ ਗਿਣਤੀ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h0A	CRC24 ਗਲਤੀ ਗਿਣਤੀ	RO	CRC24 ਗਲਤੀ ਗਿਣਤੀ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h0B	ਓਵਰਫਲੋ/ਅੰਡਰਫਲੋ ਸਿਗਨਲ	RO	ਹੇਠਾਂ ਦਿੱਤੇ ਬਿੱਟ ਦਰਸਾਉਂਦੇ ਹਨ: • ਬਿੱਟ [3] – TX ਅੰਡਰਫਲੋ ਸਿਗਨਲ • ਬਿੱਟ [2] – TX ਓਵਰਫਲੋ ਸਿਗਨਲ • ਬਿੱਟ [1] – RX ਓਵਰਫਲੋ ਸਿਗਨਲ
8'h0C	ਐਸਓਪੀ ਗਿਣਤੀ	RO	SOP ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h0D	EOP ਗਿਣਤੀ	RO	EOP ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ
8'h0E	ਗਲਤੀ ਗਿਣਤੀ	RO	ਹੇਠ ਲਿਖੀਆਂ ਗਲਤੀਆਂ ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ: • ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਦਾ ਨੁਕਸਾਨ • ਗੈਰ-ਕਾਨੂੰਨੀ ਨਿਯੰਤਰਣ ਸ਼ਬਦ • ਗੈਰ-ਕਾਨੂੰਨੀ ਫਰੇਮਿੰਗ ਪੈਟਰਨ • ਗੁੰਮ SOP ਜਾਂ EOP ਸੂਚਕ
8'h0F	send_data_mm_clk	RW	ਜਨਰੇਟਰ ਸਿਗਨਲ ਨੂੰ ਸਮਰੱਥ ਕਰਨ ਲਈ 1 ਤੋਂ ਬਿੱਟ [0] ਲਿਖੋ।
8'h10	ਜਾਂਚਕਰਤਾ ਗਲਤੀ		ਚੈਕਰ ਗਲਤੀ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ। (SOP ਡਾਟਾ ਗਲਤੀ, ਚੈਨਲ ਨੰਬਰ ਗਲਤੀ, ਅਤੇ PLD ਡਾਟਾ ਗਲਤੀ)
8'h11	ਸਿਸਟਮ PLL ਲੌਕ	RO	ਬਿੱਟ [0] PLL ਲਾਕ ਸੰਕੇਤ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h14	TX SOP ਗਿਣਤੀ	RO	ਪੈਕੇਟ ਜਨਰੇਟਰ ਦੁਆਰਾ ਤਿਆਰ ਕੀਤੇ ਗਏ SOP ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h15	TX EOP ਗਿਣਤੀ	RO	ਪੈਕੇਟ ਜਨਰੇਟਰ ਦੁਆਰਾ ਤਿਆਰ ਕੀਤੇ ਗਏ EOP ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h16	ਲਗਾਤਾਰ ਪੈਕੇਟ	RW	ਲਗਾਤਾਰ ਪੈਕੇਟ ਨੂੰ ਸਮਰੱਥ ਕਰਨ ਲਈ 1 ਤੋਂ ਬਿੱਟ [0] ਲਿਖੋ।
ਜਾਰੀ…

ਆਫਸੈੱਟ	ਨਾਮ	ਪਹੁੰਚ	ਵਰਣਨ
8'h39	ECC ਤਰੁੱਟੀ ਗਿਣਤੀ	RO	ECC ਗਲਤੀਆਂ ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h40	ECC ਨੇ ਗਲਤੀ ਦੀ ਗਿਣਤੀ ਠੀਕ ਕੀਤੀ	RO	ਠੀਕ ਕੀਤੀਆਂ ECC ਗਲਤੀਆਂ ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h50	ਟਾਇਲ_tx_rst_n	WO	TX ਲਈ SRC 'ਤੇ ਟਾਇਲ ਰੀਸੈੱਟ।
8'h51	ਟਾਇਲ_rx_rst_n	WO	RX ਲਈ SRC 'ਤੇ ਟਾਇਲ ਰੀਸੈੱਟ ਕਰੋ।
8'h52	tile_tx_rst_ack_n	RO	TX ਲਈ SRC ਤੋਂ ਟਾਈਲ ਰੀਸੈਟ ਦੀ ਮਨਜ਼ੂਰੀ।
8'h53	ਟਾਇਲ_rx_rst_ack_n	RO	RX ਲਈ SRC ਤੋਂ ਟਾਈਲ ਰੀਸੈਟ ਦੀ ਮਨਜ਼ੂਰੀ।

ਰੀਸੈਟ ਕਰੋ

F-Tile Interlaken Intel FPGA IP ਕੋਰ ਵਿੱਚ, ਤੁਸੀਂ ਰੀਸੈਟ (reset_n=0) ਸ਼ੁਰੂ ਕਰਦੇ ਹੋ ਅਤੇ ਉਦੋਂ ਤੱਕ ਹੋਲਡ ਕਰੋ ਜਦੋਂ ਤੱਕ IP ਕੋਰ ਇੱਕ ਰੀਸੈਟ ਮਾਨਤਾ ਨਹੀਂ ਦਿੰਦਾ (reset_ack_n=0)। ਰੀਸੈਟ ਨੂੰ ਹਟਾਏ ਜਾਣ ਤੋਂ ਬਾਅਦ (ਰੀਸੈਟ_ਐਨ=1), ਰੀਸੈਟ ਮਾਨਤਾ ਆਪਣੀ ਸ਼ੁਰੂਆਤੀ ਸਥਿਤੀ ਵਿੱਚ ਵਾਪਸ ਆਉਂਦੀ ਹੈ
(reset_ack_n=1)। ਡਿਜ਼ਾਈਨ ਵਿਚ ਸਾਬਕਾample, ਇੱਕ rst_ack_sticky ਰਜਿਸਟਰ ਵਿੱਚ ਰੀਸੈਟ ਮਾਨਤਾ ਦਾਅਵੇ ਨੂੰ ਰੱਖਦਾ ਹੈ ਅਤੇ ਫਿਰ ਰੀਸੈਟ ਨੂੰ ਹਟਾਉਣ ਨੂੰ ਚਾਲੂ ਕਰਦਾ ਹੈ (reset_n=1)। ਤੁਸੀਂ ਵਿਕਲਪਕ ਤਰੀਕਿਆਂ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ ਜੋ ਤੁਹਾਡੀਆਂ ਡਿਜ਼ਾਈਨ ਲੋੜਾਂ ਨੂੰ ਪੂਰਾ ਕਰਦੇ ਹਨ।

ਮਹੱਤਵਪੂਰਨ: ਕਿਸੇ ਵੀ ਸਥਿਤੀ ਵਿੱਚ ਜਿੱਥੇ ਅੰਦਰੂਨੀ ਸੀਰੀਅਲ ਲੂਪਬੈਕ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ, ਤੁਹਾਨੂੰ ਇੱਕ ਖਾਸ ਕ੍ਰਮ ਵਿੱਚ ਵੱਖਰੇ ਤੌਰ 'ਤੇ F-ਟਾਈਲ ਦੇ TX ਅਤੇ RX ਨੂੰ ਜਾਰੀ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ। ਵਧੇਰੇ ਜਾਣਕਾਰੀ ਲਈ ਸਿਸਟਮ ਕੰਸੋਲ ਸਕ੍ਰਿਪਟ ਵੇਖੋ।

ਚਿੱਤਰ 7. NRZ ਮੋਡ ਵਿੱਚ ਕ੍ਰਮ ਰੀਸੈਟ ਕਰੋ

ਚਿੱਤਰ 8. PAM4 ਮੋਡ ਵਿੱਚ ਕ੍ਰਮ ਰੀਸੈਟ ਕਰੋ

F-ਟਾਈਲ ਇੰਟਰਲੇਕਨ ਇੰਟੇਲ FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਯੂਜ਼ਰ ਗਾਈਡ ਆਰਕਾਈਵਜ਼

ਜੇਕਰ ਇੱਕ IP ਕੋਰ ਸੰਸਕਰਣ ਸੂਚੀਬੱਧ ਨਹੀਂ ਹੈ, ਤਾਂ ਪਿਛਲੇ IP ਕੋਰ ਸੰਸਕਰਣ ਲਈ ਉਪਭੋਗਤਾ ਗਾਈਡ ਲਾਗੂ ਹੁੰਦੀ ਹੈ।

Intel Quartus Prime ਸੰਸਕਰਣ	IP ਕੋਰ ਸੰਸਕਰਣ	ਯੂਜ਼ਰ ਗਾਈਡ
21.2	2.0.0	F-ਟਾਈਲ ਇੰਟਰਲੇਕਨ ਇੰਟੇਲ FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ

F-Tile Interlaken Intel FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ ਦਸਤਾਵੇਜ਼ ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ

ਦਸਤਾਵੇਜ਼ ਸੰਸਕਰਣ	Intel Quartus Prime ਸੰਸਕਰਣ	IP ਸੰਸਕਰਣ	ਤਬਦੀਲੀਆਂ
2021.10.04	21.3	3.0.0	• ਨਵੇਂ ਲੇਨ ਦਰ ਸੰਜੋਗਾਂ ਲਈ ਸਮਰਥਨ ਜੋੜਿਆ ਗਿਆ। ਵਧੇਰੇ ਜਾਣਕਾਰੀ ਲਈ, ਵੇਖੋ ਸਾਰਣੀ: ਲੇਨਾਂ ਦੀ ਸੰਖਿਆ ਅਤੇ ਡੇਟਾ ਦਰ ਦੇ IP ਸਹਿਯੋਗੀ ਸੰਜੋਗ. • ਸੈਕਸ਼ਨ ਵਿੱਚ ਸਮਰਥਿਤ ਸਿਮੂਲੇਟਰ ਸੂਚੀ ਨੂੰ ਅੱਪਡੇਟ ਕੀਤਾ ਗਿਆ: ਹਾਰਡਵੇਅਰ ਅਤੇ ਸਾਫਟਵੇਅਰ ਲੋੜਾਂ. • ਭਾਗ ਵਿੱਚ ਨਵੇਂ ਰੀਸੈਟ ਰਜਿਸਟਰ ਸ਼ਾਮਲ ਕੀਤੇ ਗਏ: ਨਕਸ਼ਾ ਰਜਿਸਟਰ ਕਰੋ.
2021.06.21	21.2	2.0.0	ਸ਼ੁਰੂਆਤੀ ਰੀਲੀਜ਼।

ਦਸਤਾਵੇਜ਼ / ਸਰੋਤ

intel F-Tile Interlaken Intel FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample [pdf] ਯੂਜ਼ਰ ਗਾਈਡ F-ਟਾਈਲ ਇੰਟਰਲੇਕਨ ਇੰਟੇਲ FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample, F-Tile, Interlaken Intel FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample, Intel FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample, IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample, ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample

ਹਵਾਲੇ

• ਯੂਜ਼ਰ ਮੈਨੂਅਲ