Fronthaul कम्प्रेसन FPGA आईपी
प्रयोगकर्ता गाइड

Fronthaul कम्प्रेसन FPGA आईपी

Fronthaul कम्प्रेसन Intel® FPGA IP प्रयोगकर्ता गाइड
Intel® Quartus® Prime को लागी अद्यावधिक गरियो
डिजाइन सुइट: 21.4 आईपी
संस्करण: 1.0.1

Fronthaul Compression Intel® FPGA IP को बारेमा

Fronthaul कम्प्रेसन आईपी U-प्लेन IQ डेटाको लागि कम्प्रेसन र डिकम्प्रेसन समावेश गर्दछ। कम्प्रेसन इन्जिनले प्रयोगकर्ता डेटा कम्प्रेसन हेडर (udCompHdr) मा आधारित µ-law वा ब्लक फ्लोटिंग-पोइन्ट कम्प्रेसन गणना गर्दछ। यो IP ले IQ डेटा, कन्ड्युट सिग्नलहरू, र मेटाडेटा र साइडब्यान्ड संकेतहरूको लागि Avalon स्ट्रिमिङ इन्टरफेस, र Avalon मेमोरी-म्याप गरिएको इन्टरफेस नियन्त्रण र स्थिति दर्ताहरू (CSRs) को लागि प्रयोग गर्दछ।
O-RAN विनिर्देशन O-RAN Fronthaul Control, User and Synchronization Plane Version 3.0 April 2020 (O-RAN-WG4.CUS) मा निर्दिष्ट खण्ड पेलोड फ्रेम ढाँचा अनुसार IP नक्साहरू संकुचित IQs र प्रयोगकर्ता डेटा कम्प्रेसन प्यारामिटर (udCompParam) .0-v03.00)। Avalon स्ट्रिमिङ सिङ्क र स्रोत इन्टरफेस डाटा चौडाइ अनुप्रयोग इन्टरफेसको लागि 128-बिटहरू र 64:2 को अधिकतम कम्प्रेसोइन अनुपात समर्थन गर्न यातायात इन्टरफेसको लागि 1 बिटहरू छन्।
सम्बन्धित जानकारी
O-RAN webसाइट
१.१। Fronthaul कम्प्रेसन Intel® FPGA IP सुविधाहरू

• कानून र ब्लक फ्लोटिंग-पोइन्ट कम्प्रेसन र डिकम्प्रेसन
• IQ चौडाइ 8-bit देखि 16-bit सम्म
• U-प्लेन IQ ढाँचा र कम्प्रेसन हेडरको स्थिर र गतिशील कन्फिगरेसन
• मल्टिसेक्शन प्याकेट (यदि O-RAN अनुरूप छ)

१.२। Fronthaul कम्प्रेसन Intel® FPGA आईपी उपकरण परिवार समर्थन
Intel ले Intel FPGA IP को लागि निम्न उपकरण समर्थन स्तरहरू प्रदान गर्दछ:

• अग्रिम समर्थन – यो यन्त्र परिवारको लागि सिमुलेशन र संकलनको लागि IP उपलब्ध छ। FPGA प्रोग्रामिंग file Quartus Prime Pro Stratix 10 Edition Beta सफ्टवेयरको लागि (.pof) समर्थन उपलब्ध छैन र यस्तो IP टाइमिङ बन्द हुने ग्यारेन्टी हुन सक्दैन। समय मोडेलहरूले प्रारम्भिक पोस्ट-लेआउट जानकारीमा आधारित ढिलाइको प्रारम्भिक इन्जिनियरिङ अनुमानहरू समावेश गर्दछ। समय मोडेलहरू परिवर्तनको अधीनमा छन् किनकि सिलिकन परीक्षणले वास्तविक सिलिकन र समय मोडेलहरू बीचको सम्बन्ध सुधार गर्दछ। तपाइँ यो आईपी कोर प्रणाली संरचना र स्रोत उपयोग अध्ययन, सिमुलेशन, पिनआउट, प्रणाली विलम्ब मूल्याङ्कन, आधारभूत समय मूल्याङ्कन (पाइपलाइन बजेट), र I/O स्थानान्तरण रणनीति (डेटा-पथ चौडाइ, फट गहिराई, I/O मानक ट्रेडअफहरू) को लागि प्रयोग गर्न सक्नुहुन्छ। )।
• प्रारम्भिक समर्थन-Intel ले यस उपकरण परिवारको लागि प्रारम्भिक समय मोडेलहरूको साथ IP कोर प्रमाणित गर्दछ। IP कोरले सबै कार्यात्मक आवश्यकताहरू पूरा गर्दछ, तर अझै पनि उपकरण परिवारको लागि समय विश्लेषण भइरहेको हुन सक्छ। तपाईं यसलाई सावधानीका साथ उत्पादन डिजाइनहरूमा प्रयोग गर्न सक्नुहुन्छ।
• अन्तिम समर्थन–इन्टेलले यस उपकरण परिवारको लागि अन्तिम समय मोडेलहरूको साथ आईपी प्रमाणित गर्दछ। IP ले उपकरण परिवारको लागि सबै कार्यात्मक र समय आवश्यकताहरू पूरा गर्दछ। तपाईं उत्पादन डिजाइन मा प्रयोग गर्न सक्नुहुन्छ।

तालिका 1. Fronthaul कम्प्रेसन आईपी उपकरण परिवार समर्थन

उपकरण परिवार	समर्थन
Intel® Agilex™ (ई-टाइल)	प्रारम्भिक
इंटेल एजिलेक्स (एफ-टाइल)	अग्रिम
Intel Arria® 10	फाइनल
Intel Stratix® 10 (H-, र E-tile उपकरणहरू मात्र)	फाइनल
अन्य उपकरण परिवारहरू	समर्थन छैन

तालिका २. यन्त्र समर्थित गति ग्रेडहरू

उपकरण परिवार	FPGA कपडा गति ग्रेड
इंटेल Agilex	3
इंटेल एरिया 10	2
Intel Stratix 10	2

१.३। Fronthaul कम्प्रेसन Intel FPGA IP को लागि रिलीज जानकारी
Intel FPGA IP संस्करणहरू v19.1 सम्म Intel Quartus® Prime Design Suite सफ्टवेयर संस्करणहरूसँग मेल खान्छ। Intel Quartus प्राइम डिजाइन सुइट सफ्टवेयर संस्करण 19.2 मा सुरू गर्दै, Intel FPGA IP सँग नयाँ संस्करण योजना छ।
Intel FPGA IP संस्करण (XYZ) नम्बर प्रत्येक Intel Quartus प्राइम सफ्टवेयर संस्करणको साथ परिवर्तन हुन सक्छ। मा परिवर्तन:

• X ले IP को एक प्रमुख संशोधन संकेत गर्दछ। यदि तपाईंले Intel Quartus प्राइम सफ्टवेयर अपडेट गर्नुभयो भने, तपाईंले IP पुन: उत्पन्न गर्नुपर्छ।
• Y ले आईपीले नयाँ सुविधाहरू समावेश गरेको संकेत गर्छ। यी नयाँ सुविधाहरू समावेश गर्न आफ्नो IP पुन: उत्पन्न गर्नुहोस्।
• Z ले संकेत गर्दछ कि IP मा साना परिवर्तनहरू समावेश छन्। यी परिवर्तनहरू समावेश गर्न आफ्नो IP पुन: उत्पन्न गर्नुहोस्।

तालिका 3. फ्रन्टथल कम्प्रेसन आईपी रिलीज जानकारी

वस्तु	विवरण
संस्करण	1.0.1
रिलीज मिति	फेब्रुअरी २०२२
अर्डरिंग कोड	IP-FH-COMP

१.४। Fronthaul कम्प्रेसन प्रदर्शन र स्रोत उपयोग
Intel Agilex उपकरण, Intel Arria 10 उपकरण, र Intel Stratix 10 उपकरणलाई लक्षित गर्ने IP को स्रोतहरू
तालिका 4. फ्रन्टथल कम्प्रेसन प्रदर्शन र स्रोत उपयोग
सबै प्रविष्टिहरू कम्प्रेसन र डिकम्प्रेसन डेटा दिशा आईपीका लागि हुन्

यन्त्र	IP	ALMs	तर्क दर्ताहरू		M20K
			प्राथमिक	माध्यमिक
इंटेल Agilex	ब्लक-फ्लोटिंग बिन्दु	14,969	25,689	6,093	0
	µ- कानून	22,704	39,078	7,896	0
	ब्लक-फ्लोटिंग बिन्दु र µ-कानून	23,739	41,447	8,722	0
	ब्लक-फ्लोटिंग पोइन्ट, µ-ल, र विस्तारित IQ चौडाइ	23,928	41,438	8,633	0
इंटेल एरिया 10	ब्लक-फ्लोटिंग बिन्दु	12,403	16,156	5,228	0
	µ- कानून	18,606	23,617	5,886	0
	ब्लक-फ्लोटिंग बिन्दु र µ-कानून	19,538	24,650	6,140	0
	ब्लक-फ्लोटिंग पोइन्ट, µ-ल, र विस्तारित IQ चौडाइ	19,675	24,668	6,141	0
Intel Stratix 10	ब्लक-फ्लोटिंग बिन्दु	16,852	30,548	7,265	0
	µ- कानून	24,528	44,325	8,080	0
	ब्लक-फ्लोटिंग बिन्दु र µ-कानून	25,690	47,357	8,858	0
	ब्लक-फ्लोटिंग पोइन्ट, µ-ल, र विस्तारित IQ चौडाइ	25,897	47,289	8,559	0

Fronthaul कम्प्रेसन Intel FPGA IP को साथ सुरू गर्दै

Fronthaul कम्प्रेसन आईपी स्थापना, प्यारामिटराइज, सिमुलेट, र प्रारम्भिक वर्णन गर्दछ।
२.१। फ्रन्थल कम्प्रेसन आईपी प्राप्त गर्ने, स्थापना गर्ने र इजाजतपत्र दिने
Fronthaul Compression IP एक विस्तारित Intel FPGA IP हो जुन Intel Quartus प्राइम रिलीजमा समावेश गरिएको छैन।

1. यदि तपाईंसँग छैन भने My Intel खाता सिर्जना गर्नुहोस्।
2. स्व-सेवा इजाजतपत्र केन्द्र (SSLC) पहुँच गर्न लग इन गर्नुहोस्।
3. Fronthaul कम्प्रेसन आईपी खरिद गर्नुहोस्।
4. SSLC पृष्ठमा, IP को लागी चलाउनुहोस् मा क्लिक गर्नुहोस्। SSLC ले तपाइँको IP को स्थापना मार्गदर्शन गर्न एक स्थापना संवाद बक्स प्रदान गर्दछ।
5. इन्टेल क्वार्टस प्राइम फोल्डरको रूपमा उही स्थानमा स्थापना गर्नुहोस्।

तालिका 5. फ्रन्टल कम्प्रेसन स्थापना स्थानहरू

स्थान	सफ्टवेयर	प्लेटफर्म
:\intelFPGA_pro\\ quartus \ ip \ altera_Cloud	इंटेल क्वार्टस प्राइम प्रो संस्करण	विन्डोज *
:/intelFPGA_pro// quartus/ip/altera_cloud	इंटेल क्वार्टस प्राइम प्रो संस्करण	लिनक्स *

चित्र 1. Fronthaul कम्प्रेसन आईपी स्थापना निर्देशिका संरचना इंटेल क्वार्टस प्राइम स्थापना निर्देशिका

Fronthaul Compression Intel FPGA IP अब IP क्याटलगमा देखिन्छ।
सम्बन्धित जानकारी

• इंटेल FPGA webसाइट
  
• स्व-सेवा इजाजतपत्र केन्द्र (SSLC)

२.२। Fronthaul कम्प्रेसन आईपी प्यारामिटराइजिंग
आईपी ​​प्यारामिटर सम्पादकमा आफ्नो अनुकूलन IP भिन्नता द्रुत रूपमा कन्फिगर गर्नुहोस्।

1. एउटा Intel Quartus Prime Pro Edition प्रोजेक्ट बनाउनुहोस् जसमा तपाईंको IP कोर एकीकृत गर्न सकिन्छ।
   a Intel Quartus प्राइम प्रो संस्करणमा, क्लिक गर्नुहोस् File नयाँ इंटेल क्वार्टस प्राइम प्रोजेक्ट सिर्जना गर्न नयाँ प्रोजेक्ट विजार्ड, वा File अवस्थित क्वार्टस प्राइम परियोजना खोल्न परियोजना खोल्नुहोस्। विजार्डले तपाइँलाई यन्त्र निर्दिष्ट गर्न संकेत गर्दछ।
   b IP को लागि गति ग्रेड आवश्यकताहरू पूरा गर्ने यन्त्र परिवार निर्दिष्ट गर्नुहोस्।
   ग समाप्त क्लिक गर्नुहोस्।
2. IP क्याटलगमा, Fronthaul Compression Intel FPGA IP चयन गर्नुहोस्। नयाँ आईपी भिन्नता विन्डो देखा पर्दछ।
3. तपाईंको नयाँ अनुकूलन IP भिन्नताको लागि शीर्ष-स्तरको नाम निर्दिष्ट गर्नुहोस्। प्यारामिटर सम्पादकले IP भिन्नता सेटिङहरूलाई a मा बचत गर्छ file नाम दिइएको .ip
4. ठीक क्लिक गर्नुहोस्। प्यारामिटर सम्पादक देखिन्छ।
   चित्र 2. Fronthaul कम्प्रेसन आईपी प्यारामिटर सम्पादक
5. तपाईंको IP भिन्नताका लागि प्यारामिटरहरू निर्दिष्ट गर्नुहोस्। विशिष्ट आईपी प्यारामिटरहरूको बारेमा जानकारीको लागि प्यारामिटरहरू हेर्नुहोस्।
6. डिजाइन पूर्व क्लिक गर्नुहोस्ample ट्याब खोल्नुहोस् र तपाइँको डिजाइन पूर्वको लागि प्यारामिटरहरू निर्दिष्ट गर्नुहोस्ample।
   चित्र ३. डिजाइन उदाampले प्यारामिटर सम्पादक
7. क्लिक गर्नुहोस् HDL उत्पन्न गर्नुहोस्। जेनेरेसन संवाद बाकस देखिन्छ।
8. आउटपुट निर्दिष्ट गर्नुहोस् file जेनेरेशन विकल्पहरू, र त्यसपछि उत्पन्न क्लिक गर्नुहोस्। आईपी ​​भिन्नता files आफ्नो विशिष्टता अनुसार उत्पन्न।
9. समाप्त क्लिक गर्नुहोस्। प्यारामिटर सम्पादकले शीर्ष-स्तर .ip थप्छ file स्वचालित रूपमा हालको परियोजनामा। यदि तपाईंलाई म्यानुअल रूपमा .ip थप्न प्रेरित गरिन्छ भने file परियोजनामा, परियोजना थप्नुहोस्/हटाउनुहोस् क्लिक गर्नुहोस् Fileथप्नको लागि परियोजनामा ​​छ file.
10. तपाईंको IP भिन्नता उत्पन्न र इन्स्ट्यान्टिएट गरेपछि, पोर्टहरू जडान गर्न उपयुक्त पिन असाइनमेन्टहरू बनाउनुहोस् र कुनै पनि उपयुक्त प्रति-उदाहरण RTL प्यारामिटरहरू सेट गर्नुहोस्।

२.२.१। Fronthaul कम्प्रेसन आईपी प्यारामिटरहरू
तालिका 6. फ्रन्टथल कम्प्रेसन आईपी प्यारामिटरहरू

नाम	मान्य मानहरू	विवरण
डाटा दिशा	TX र RX, TX मात्र, RX मात्र	कम्प्रेसनको लागि TX चयन गर्नुहोस्; डिकम्प्रेसनको लागि RX।
कम्प्रेसन विधि	BFP, mu-Law, वा BFP र mu-Law	ब्लक फ्लोटिंग-पोइन्ट, µ-कानून, वा दुवै चयन गर्नुहोस्।

मेटाडेटा चौडाइ	० (मेटाडेटा पोर्टहरू असक्षम गर्नुहोस्), ३२, ६४, ९६, १२८ (बिट)	मेटाडेटा बसको बिट चौडाइ निर्दिष्ट गर्नुहोस् (असंकुचित डाटा)।
विस्तारित IQ चौडाइ सक्षम गर्नुहोस्	खुल्ला वा बन्द	8-bit देखि 16-bit सम्म समर्थित IqWidth को लागि खोल्नुहोस्। 9, 12, 14 र 16-बिटहरूको समर्थित IqWidth को लागि बन्द गर्नुहोस्।
O-RAN अनुरूप	खुल्ला वा बन्द	मेटाडेटा पोर्टको लागि ORAN आईपी म्यापिङ पालना गर्न खोल्नुहोस् र प्रत्येक खण्ड हेडरको लागि मेटाडेटा मान्य संकेत दाबी गर्नुहोस्। IP ले 128-बिट चौडाइ मेटाडेटा मात्र समर्थन गर्दछ। IP ले एकल खण्ड र प्रति प्याकेट बहु खण्डहरू समर्थन गर्दछ। मेटाडेटा वैध दावीको साथ प्रत्येक खण्डमा मेटाडेटा मान्य छ। बन्द गर्नुहोस् ताकि IP ले म्यापिङ आवश्यकता बिना पासथ्रु कन्ड्युट संकेतहरूको रूपमा मेटाडेटा प्रयोग गर्दछ (जस्तै: U-plane numPrb 0 मानिन्छ)। IP ले 0 को मेटाडेटा चौडाइहरूलाई समर्थन गर्दछ (मेटाडेटा पोर्टहरू असक्षम गर्नुहोस्), 32, 64, 96, 128 बिटहरू। IP ले प्रति प्याकेट एकल खण्ड समर्थन गर्दछ। प्रत्येक प्याकेटको लागि मेटाडेटा वैध दावीमा मेटाडेटा एक पटक मात्र मान्य हुन्छ।

२.३ उत्पन्न आईपी File संरचना
Intel Quartus प्राइम प्रो संस्करण सफ्टवेयरले निम्न IP कोर आउटपुट उत्पन्न गर्दछ file संरचना।
तालिका ७. उत्पन्न IP Files

File नाम	विवरण
<your_ip> आईपी	प्लेटफर्म डिजाइनर प्रणाली वा शीर्ष-स्तर IP भिन्नता file।your_ip> तपाईंले आफ्नो IP भिन्नता दिने नाम हो।
<your_ip> cmp	VHDL कम्पोनेन्ट घोषणा (.cmp) file पाठ छ file जसमा स्थानीय सामान्य र पोर्ट परिभाषाहरू छन् जुन तपाईंले VHDL डिजाइनमा प्रयोग गर्न सक्नुहुन्छ files.
<your_ip>.html	एक रिपोर्ट जसमा जडान जानकारी समावेश छ, मेमोरी नक्सा प्रत्येक दासको ठेगाना देखाउने प्रत्येक मालिक जसमा यो जडान गरिएको छ, र प्यारामिटर असाइनमेन्टहरू।
<your_ip>_generation.rpt	IP वा प्लेटफर्म डिजाइनर पुस्ता लग file। आईपी ​​उत्पादनको क्रममा सन्देशहरूको सारांश।
<your_ip>.qgsimc	वृद्धिशील पुनर्जनन समर्थन गर्न सिमुलेशन प्यारामिटरहरू सूचीबद्ध गर्दछ।
<your_ip> qgsynthc	वृद्धिशील पुनर्जनन समर्थन गर्न संश्लेषण प्यारामिटरहरू सूचीबद्ध गर्दछ।
<your_ip> qip	Intel Quartus प्राइम सफ्टवेयरमा IP कम्पोनेन्ट एकीकृत र कम्पाइल गर्नको लागि IP कम्पोनेन्टको बारेमा सबै आवश्यक जानकारी समावेश गर्दछ।
<your_ip>.sopcinfo	तपाईंको प्लेटफर्म डिजाइनर प्रणालीमा जडानहरू र IP कम्पोनेन्ट प्यारामिटराइजेसनहरू वर्णन गर्दछ। तपाईंले IP कम्पोनेन्टहरूका लागि सफ्टवेयर ड्राइभरहरू विकास गर्दा आवश्यकताहरू प्राप्त गर्नका लागि यसको सामग्रीहरू पार्स गर्न सक्नुहुन्छ। डाउनस्ट्रीम उपकरणहरू जस्तै Nios® II उपकरण श्रृंखलाले यसलाई प्रयोग गर्दछ file। .sopcinfo file र प्रणाली.h file Nios II उपकरण शृङ्खलाको लागि उत्पन्न गरिएको प्रत्येक दासको लागि ठेगाना नक्सा जानकारी समावेश गर्दछ प्रत्येक मालिकको सापेक्ष जसले दास पहुँच गर्दछ। एक विशेष दास घटक पहुँच गर्न विभिन्न मालिकहरूसँग फरक ठेगाना नक्सा हुन सक्छ।
<your_ip>.csv	IP कम्पोनेन्टको स्तरवृद्धि स्थिति बारे जानकारी समावेश गर्दछ।
<your_ip>.bsf	एक ब्लक प्रतीक File (.bsf) Intel Quartus Prime Block Diagram मा प्रयोगको लागि IP भिन्नताको प्रतिनिधित्व Files (.bdf)।
<your_ip>.spd	आवश्यक इनपुट file ip-make-simscript को लागि समर्थित सिमुलेटरहरूको लागि सिमुलेशन स्क्रिप्टहरू उत्पन्न गर्न। एसपीडी file को सूची समावेश गर्दछ files सिमुलेशनको लागि उत्पन्न गरिएको, सम्झनाहरू बारे जानकारी सहित जुन तपाईंले प्रारम्भ गर्न सक्नुहुन्छ।

<your_ip>.ppf	पिन प्लानर File (.ppf) पिन प्लानरसँग प्रयोगको लागि सिर्जना गरिएको IP कम्पोनेन्टहरूका लागि पोर्ट र नोड असाइनमेन्टहरू भण्डारण गर्दछ।
<your_ip>_bb.v	तपाईंले Verilog कालो बक्स (_bb.v) प्रयोग गर्न सक्नुहुन्छ। file ब्ल्याक बक्सको रूपमा प्रयोगको लागि खाली मोड्युल घोषणाको रूपमा।
<your_ip> _inst.v वा _inst.vhd	एचडीएल पूर्वample instantiation टेम्प्लेट। तपाईं यसका सामग्रीहरू प्रतिलिपि गरेर टाँस्न सक्नुहुन्छ file तपाईंको HDL मा file IP भिन्नता इन्स्ट्याट गर्न।
<your_ip> v वाyour_ip> vhd	एचडीएल files जसले संश्लेषण वा सिमुलेशनको लागि प्रत्येक सबमोड्युल वा चाइल्ड आईपी कोरलाई इन्स्ट्यान्टियट गर्छ।
गुरु/	सेटअप गर्न र सिमुलेशन चलाउनको लागि एउटा ModelSim* स्क्रिप्ट msim_setup.tcl समावेश गर्दछ।
synopsys/vcs/ synopsys/vcsmx/	सेटअप गर्न र VCS* सिमुलेशन चलाउनको लागि शेल स्क्रिप्ट vcs_setup.sh समावेश गर्दछ। एउटा शेल स्क्रिप्ट vcsmx_setup.sh र synopsys_ sim.setup समावेश गर्दछ file VCS MX* सिमुलेशन सेटअप र चलाउन।
ताल/	शेल स्क्रिप्ट ncsim_setup.sh र अन्य सेटअप समावेश गर्दछ fileNCSIM* सिमुलेशन सेटअप र चलाउनको लागि।
aldec/	एल्डेक* सिमुलेशन सेटअप गर्न र चलाउनको लागि शेल स्क्रिप्ट rivierapro_setup.sh समावेश गर्दछ।
xcelium/	शेल लिपि xcelium_setup.sh र अन्य सेटअप समावेश गर्दछ fileXcelium* सिमुलेशन सेटअप र चलाउनको लागि।
उपमोड्युल/	HDL समावेश गर्दछ fileआईपी ​​कोर सबमोड्युलहरूको लागि s।
<बाल आईपी कोर>/	प्रत्येक जेनेरेट गरिएको चाइल्ड आईपी कोर डाइरेक्टरीका लागि, प्लेटफर्म डिजाइनरले सिन्थ/ र सिम/ उप-निर्देशिकाहरू उत्पन्न गर्छ।

Fronthaul कम्प्रेसन IP कार्यात्मक विवरण

चित्र ४. फ्रन्थउल कम्प्रेसन आईपीले कम्प्रेसन र डिकम्प्रेसन समावेश गर्दछ। Fronthaul कम्प्रेसन आईपी ब्लक रेखाचित्र

कम्प्रेसन र डिकम्प्रेसन
प्रिप्रोसेसिङ ब्लक-आधारित बिट शिफ्ट ब्लकले 12 स्रोत तत्वहरू (REs) को स्रोत ब्लकको लागि इष्टतम बिट-शिफ्टहरू उत्पन्न गर्दछ। ब्लकले क्वान्टाइजेशन शोर कम गर्दछ, विशेष गरी कम-का लागिamplitude sampलेस। तसर्थ, यसले त्रुटि भेक्टर म्याग्निच्युड (EVM) लाई कम गर्छ जुन कम्प्रेसनले परिचय दिन्छ। कम्प्रेसन एल्गोरिथ्म पावर मानबाट लगभग स्वतन्त्र छ। जटिल इनपुट s मान्दैamples x = x1 + jxQ हो, संसाधन ब्लकको लागि वास्तविक र काल्पनिक घटकहरूको अधिकतम निरपेक्ष मान हो:
संसाधन ब्लकको लागि अधिकतम निरपेक्ष मान भएको, निम्न समीकरणले त्यो स्रोत ब्लकमा तोकिएको बायाँ शिफ्ट मान निर्धारण गर्दछ:जहाँ bitWidth इनपुट बिट चौडाई हो।
IP ले 8, 9, 10, 11, 12, 13, 14, 15, 16 को कम्प्रेसन अनुपात समर्थन गर्दछ।
Mu-Law कम्प्रेसन र डिकम्प्रेसन
एल्गोरिदमले Mu-law कम्प्यान्डिङ प्रविधि प्रयोग गर्दछ, जुन स्पीच कम्प्रेसनले व्यापक रूपमा प्रयोग गर्दछ। यो प्रविधिले राउन्डिङ र बिट-ट्रङ्केसन अघि फंक्शन, f(x) सँग कम्प्रेसर मार्फत इनपुट अनकम्प्रेस्ड सिग्नल, x, पास गर्छ। प्रविधिले इन्टरफेसमा कम्प्रेस गरिएको डाटा, y, पठाउँछ। प्राप्त डाटा विस्तार गर्ने प्रकार्य (जुन कम्प्रेसर, F-1(y) को व्युत्क्रम हो। यो प्रविधिले न्यूनतम परिमाणीकरण त्रुटिको साथ असंपीडित डाटा पुन: उत्पादन गर्दछ।
समीकरण 1. कम्प्रेसर र डिकम्प्रेसर प्रकार्यहरू
Mu-Law IQ कम्प्रेसन एल्गोरिथ्मले O-RAN निर्दिष्टीकरणलाई पछ्याउँछ।
सम्बन्धित जानकारी
O-RAN webसाइट
३.१। Fronthaul कम्प्रेसन आईपी संकेतहरू
जडान गर्नुहोस् र आईपी नियन्त्रण गर्नुहोस्।
घडी र रिसेट इन्टरफेस संकेत =
तालिका 8. घडी र इन्टरफेस संकेत रिसेट गर्नुहोस्

संकेत नाम	बिटविड्थ	दिशा	विवरण
tx_clk	1	इनपुट	ट्रान्समिटर घडी। घडीको फ्रिक्वेन्सी 390.625 Gbps को लागि 25 MHz र 156.25 Gbps को लागि 10 MHz हो। सबै ट्रान्समिटर इन्टरफेस संकेतहरू यस घडीमा सिंक्रोनस हुन्छन्।
rx_clk	1	इनपुट	रिसिभर घडी। घडीको फ्रिक्वेन्सी 390.625 Gbps को लागि 25 MHz र 156.25 Gbps को लागि 10 MHz हो। सबै रिसीभर इन्टरफेस संकेतहरू यस घडीमा सिंक्रोनस हुन्छन्।
csr_clk	1	इनपुट	CSR इन्टरफेसको लागि घडी। घडी आवृत्ति 100 मेगाहर्ट्ज छ।

tx_rst_n	1	इनपुट	tx_clk मा ट्रान्समिटर इन्टरफेस सिंक्रोनसको लागि सक्रिय कम रिसेट।
rx_rst_n	1	इनपुट	rx_clk मा रिसीभर इन्टरफेस सिंक्रोनसको लागि सक्रिय कम रिसेट।
csr_rst_n	1	इनपुट	csr_clk मा सिंक्रोनस CSR इन्टरफेसको लागि सक्रिय कम रिसेट।

ट्रान्समिट ट्रान्सपोर्ट इन्टरफेस सिग्नल
तालिका ९. ट्रान्समिट ट्रान्सपोर्ट इन्टरफेस सिग्नलहरू
सबै संकेत प्रकारहरू अहस्ताक्षरित पूर्णांक हुन्।

संकेत नाम	बिटविड्थ	दिशा	विवरण
tx_avst_source_valid	1	आउटपुट	दाबी गर्दा, avst_source_data मा मान्य डाटा उपलब्ध छ भनी संकेत गर्दछ।
tx_avst_source_data	64	आउटपुट	udCompParam, iS सहित PRB क्षेत्रहरूample र qSample। अर्को खण्ड PRB फिल्डहरू अघिल्लो खण्ड PRB फिल्डमा जोडिएका छन्।
tx_avst_source_startofpacket	1	आउटपुट	फ्रेमको पहिलो बाइट सङ्केत गर्छ।
tx_avst_source_endofpacket	1	आउटपुट	फ्रेमको अन्तिम बाइट सङ्केत गर्छ।
tx_avst_source_ready	1	इनपुट	जब दाबी गरिन्छ, संकेत गर्दछ यातायात तह डाटा स्वीकार गर्न तयार छ। यस इन्टरफेसको लागि readyLatency = 0।
tx_avst_source_empty	3	आउटपुट	avst_source_endofpacket दाबी गर्दा avst_source_data मा खाली बाइटहरूको संख्या निर्दिष्ट गर्दछ।
tx_udcomphdr_o	8	आउटपुट	प्रयोगकर्ता डेटा सङ्कुचन हेडर क्षेत्र। tx_avst_source_valid सँग सिंक्रोनस। कम्प्रेसन विधि र IQ बिट चौडाइ परिभाषित गर्दछ डेटा खण्डमा प्रयोगकर्ता डेटाको लागि। • [७:४] : udIqWidth • udIqWidth=16 को लागि 0, अन्यथा udIqWidth e,g, बराबर हुन्छ: - 0000b को अर्थ I र Q प्रत्येक 16 बिट चौडा छन्; - 0001b को अर्थ I र Q प्रत्येक 1 बिट चौडा छन्; - 1111b को अर्थ I र Q प्रत्येक 15 बिट चौडा छन् • [३:०] : udCompMeth - 0000b - कुनै सङ्कुचन छैन - 0001b - ब्लक फ्लोटिंग बिन्दु — 0011b – µ-कानून - अन्य - भविष्यका विधिहरूको लागि आरक्षित।
tx_metadata_o	METADATA_WIDTH	आउटपुट	नाली संकेत पासथ्रु र संकुचित छैन। tx_avst_source_valid सँग सिंक्रोनस। कन्फिगर योग्य बिटविड्थ METADATA_WIDTH। जब तपाईं खोल्नुहोस् O-RAN अनुरूप, सन्दर्भ गर्नुहोस् तालिका २५ पृष्ठ 17 मा। जब तपाईं बन्द गर्नुहुन्छ O-RAN अनुरूप, tx_avst_source_startofpacket 1 भएको बेला मात्र यो संकेत मान्य हुन्छ। tx_metadata_o सँग मान्य संकेत छैन र मान्य चक्र संकेत गर्न tx_avst_source_valid प्रयोग गर्दछ। तपाईंले चयन गर्दा उपलब्ध छैन 0 मेटाडेटा पोर्टहरू असक्षम गर्नुहोस् को लागी मेटाडेटा चौडाइ.

यातायात इन्टरफेस संकेतहरू प्राप्त गर्नुहोस्
तालिका १०. यातायात इन्टरफेस संकेतहरू प्राप्त गर्नुहोस्
यस इन्टरफेसमा कुनै ब्याकप्रेसर छैन। Avalon स्ट्रिमिङ खाली संकेत यस इन्टरफेसमा आवश्यक छैन किनभने यो सधैं शून्य छ।

संकेत नाम	बिटविड्थ	दिशा	विवरण
rx_avst_sink_valid	1	इनपुट	जब दाबी गरिन्छ, avst_sink_data मा मान्य डाटा उपलब्ध छ भनी संकेत गर्दछ। यस इन्टरफेसमा कुनै avst_sink_ready सिग्नल छैन।
rx_avst_sink_data	64	इनपुट	udCompParam, iS सहित PRB क्षेत्रहरूample र qSample। अर्को खण्ड PRB फिल्डहरू अघिल्लो खण्ड PRB फिल्डमा जोडिएका छन्।
rx_avst_sink_startofpacket	1	इनपुट	फ्रेमको पहिलो बाइट सङ्केत गर्छ।
rx_avst_sink_endofpacket	1	इनपुट	फ्रेमको अन्तिम बाइट सङ्केत गर्छ।
rx_avst_sink_error	1	इनपुट	avst_sink_endofpacket को समान चक्रमा दाबी गर्दा, हालको प्याकेट त्रुटि प्याकेट हो भनेर संकेत गर्दछ
rx_udcomphdr_i	8	इनपुट	प्रयोगकर्ता डेटा सङ्कुचन हेडर क्षेत्र। rx_metadata_valid_i सँग सिंक्रोनस। डेटा खण्डमा प्रयोगकर्ता डेटाको लागि सङ्कुचन विधि र IQ बिट चौडाइ परिभाषित गर्दछ। • [७:४] : udIqWidth • udIqWidth=16 को लागि 0, अन्यथा udIqWidth बराबर हुन्छ। जस्तै - 0000b को अर्थ I र Q प्रत्येक 16 बिट चौडा छन्; - 0001b को अर्थ I र Q प्रत्येक 1 बिट चौडा छन्; - 1111b को अर्थ I र Q प्रत्येक 15 बिट चौडा छन् • [३:०] : udCompMeth - 0000b - कुनै सङ्कुचन छैन - 0001b - ब्लक फ्लोटिंग पोइन्ट — 0011b – µ-कानून - अन्य - भविष्यका विधिहरूको लागि आरक्षित।
rx_metadata_i	METADATA_WIDTH	इनपुट	असम्पीडित कन्ड्युट संकेत पासथ्रु। rx_metadata_i संकेतहरू मान्य हुन्छन् जब rx_metadata_valid_i दाबी गरिन्छ, rx_avst_sink_valid सँग सिंक्रोनस। कन्फिगर योग्य बिटविड्थ METADATA_WIDTH। जब तपाईं खोल्नुहोस् O-RAN अनुरूप, सन्दर्भ गर्नुहोस् तालिका 15 पृष्ठ 18 मा। जब तपाईं बन्द गर्नुहुन्छ O-RAN अनुरूप, यो rx_metadata_i सिग्नल मात्र मान्य हुन्छ जब rx_metadata_valid_i र rx_avst_sink_startofpacket 1 बराबर हुन्छ। तपाईंले चयन गर्दा उपलब्ध हुँदैन। 0 मेटाडेटा पोर्टहरू असक्षम गर्नुहोस् को लागी मेटाडेटा चौडाइ.
rx_metadata_valid_i	1	इनपुट	हेडरहरू (rx_udcomphdr_i र rx_metadata_i) मान्य छन् भनी संकेत गर्दछ। rx_avst_sink_valid सँग सिंक्रोनस। अनिवार्य संकेत। O-RAN ब्याकवर्ड कम्प्याटिबिलिटीको लागि, rx_metadata_valid_i मा दाबी गर्नुहोस् यदि IP मा मान्य सामान्य हेडर IE र दोहोर्याइएको खण्ड IEs छ भने। rx_avst_sink_data मा नयाँ सेक्सन फिजिकल रिसोर्स ब्लक (PRB) फिल्डहरू उपलब्ध गराउँदा, rx_metadata_i इनपुटमा rx_metadata_valid_i सँग नयाँ खण्ड IEहरू प्रदान गर्नुहोस्।

एप्लिकेसन इन्टरफेस सिग्नलहरू पठाउनुहोस्
तालिका 11. एप्लिकेसन इन्टरफेस सिग्नलहरू प्रसारण गर्नुहोस्

संकेत नाम	बिटविड्थ	दिशा	विवरण
tx_avst_sink_valid	1	इनपुट	जब दाबी गरिन्छ, यो इन्टरफेसमा मान्य PRB फिल्डहरू उपलब्ध छन् भनी संकेत गर्दछ। स्ट्रिमिङ मोडमा सञ्चालन गर्दा, प्याकेटको सुरुवात र प्याकेटको अन्त्यको बीचमा कुनै मान्य सङ्केत विच्छेद नभएको सुनिश्चित गर्नुहोस्। तयार सङ्केत बन्द हुँदा मात्र अपवाद हो।
tx_avst_sink_data	128	इनपुट	नेटवर्क बाइट क्रम मा आवेदन तह बाट डाटा।
tx_avst_sink_startofpacket	1	इनपुट	प्याकेटको पहिलो PRB बाइट संकेत गर्नुहोस्
tx_avst_sink_endofpacket	1	इनपुट	प्याकेटको अन्तिम PRB बाइट संकेत गर्नुहोस्
tx_avst_sink_ready	1	आउटपुट	जब दाबी गरिन्छ, संकेत गर्दछ O-RAN IP अनुप्रयोग इन्टरफेसबाट डाटा स्वीकार गर्न तयार छ। यस इन्टरफेसको लागि readyLatency = 0
tx_udcomphdr_i	8	इनपुट	प्रयोगकर्ता डेटा सङ्कुचन हेडर क्षेत्र। tx_avst_sink_valid सँग सिंक्रोनस। डेटा खण्डमा प्रयोगकर्ता डेटाको लागि सङ्कुचन विधि र IQ बिट चौडाइ परिभाषित गर्दछ। • [७:४] : udIqWidth • udIqWidth=16 को लागि 0, अन्यथा udIqWidth बराबर हुन्छ। जस्तै - 0000b को अर्थ I र Q प्रत्येक 16 बिट चौडा छन्; - 0001b को अर्थ I र Q प्रत्येक 1 बिट चौडा छन्; - 1111b को अर्थ I र Q प्रत्येक 15 बिट चौडा छन् • [३:०] : udCompMeth - 0000b - कुनै सङ्कुचन छैन - 0001b - ब्लक फ्लोटिंग बिन्दु — 0011b – µ-कानून - अन्य - भविष्यका विधिहरूको लागि आरक्षित।
tx_metadata_i	METADATA_WIDTH	इनपुट	नाली संकेत पासथ्रु र संकुचित छैन। tx_avst_sink_valid सँग सिंक्रोनस। कन्फिगर योग्य बिटविड्थ METADATA_WIDTH। जब तपाईं खोल्नुहोस् O-RAN अनुरूप, सन्दर्भ गर्नुहोस् तालिका 13 पृष्ठ 17 मा। जब तपाईं बन्द गर्नुहुन्छ O-RAN अनुरूप, tx_avst_sink_startofpacket 1 बराबर हुँदा मात्र यो संकेत मान्य हुन्छ। tx_metadata_i सँग मान्य संकेत र प्रयोगहरू छैनन् tx_avst_sink_valid मान्य चक्र संकेत गर्न। तपाईंले चयन गर्दा उपलब्ध छैन 0 मेटाडेटा पोर्टहरू असक्षम गर्नुहोस् को लागी मेटाडेटा चौडाइ.

अनुप्रयोग इन्टरफेस संकेतहरू प्राप्त गर्नुहोस्
तालिका 12. अनुप्रयोग इन्टरफेस संकेतहरू प्राप्त गर्नुहोस्

संकेत नाम	बिटविड्थ	दिशा	विवरण
rx_avst_source_valid	1	आउटपुट	जब दाबी गरिन्छ, यो इन्टरफेसमा मान्य PRB फिल्डहरू उपलब्ध छन् भनी संकेत गर्दछ। यस इन्टरफेसमा कुनै avst_source_ready सिग्नल छैन।
rx_avst_source_data	128	आउटपुट	नेटवर्क बाइट क्रम मा आवेदन तह डाटा।
rx_avst_source_startofpacket	1	आउटपुट	प्याकेटको पहिलो PRB बाइट संकेत गर्दछ
rx_avst_source_endofpacket	1	आउटपुट	प्याकेटको अन्तिम PRB बाइट संकेत गर्दछ
rx_avst_source_error	1	आउटपुट	प्याकेटहरूमा त्रुटि रहेको संकेत गर्दछ
rx_udcomphdr_o	8	आउटपुट	प्रयोगकर्ता डेटा सङ्कुचन हेडर क्षेत्र। rx_avst_source_valid सँग सिंक्रोनस। डेटा खण्डमा प्रयोगकर्ता डेटाको लागि सङ्कुचन विधि र IQ बिट चौडाइ परिभाषित गर्दछ। • [७:४] : udIqWidth • udIqWidth=16 को लागि 0, अन्यथा udIqWidth बराबर हुन्छ। जस्तै - 0000b को अर्थ I र Q प्रत्येक 16 बिट चौडा छन्; - 0001b को अर्थ I र Q प्रत्येक 1 बिट चौडा छन्; - 1111b को अर्थ I र Q प्रत्येक 15 बिट चौडा छन् • [३:०] : udCompMeth - 0000b - कुनै सङ्कुचन छैन - 0001b - ब्लक फ्लोटिंग पोइन्ट (BFP) — 0011b – µ-कानून - अन्य - भविष्यका विधिहरूको लागि आरक्षित।
rx_metadata_o	METADATA_WIDTH	आउटपुट	असम्पीडित कन्ड्युट संकेत पासथ्रु। rx_metadata_o संकेतहरू मान्य हुन्छन् जब rx_metadata_valid_o दाबी गरिन्छ, rx_avst_source_valid सँग सिंक्रोनस। कन्फिगर योग्य बिटविड्थ METADATA_WIDTH। जब तपाईं खोल्नुहोस् O-RAN अनुरूप, सन्दर्भ गर्नुहोस् तालिका २५ पृष्ठ 18 मा। जब तपाईं बन्द गर्नुहुन्छ O-RAN अनुरूप, rx_metadata_o मात्र मान्य हुन्छ जब rx_metadata_valid_o 1 बराबर हुन्छ। तपाईंले चयन गर्दा उपलब्ध छैन 0 मेटाडेटा पोर्टहरू असक्षम गर्नुहोस् को लागी मेटाडेटा चौडाइ.
rx_metadata_valid_o	1	आउटपुट	हेडरहरू (rx_udcomphdr_o र rx_metadata_o) मान्य छन्। rx_metadata_valid_o जब rx_metadata_o मान्य हुन्छ, rx_avst_source_valid सँग सिंक्रोनस हुन्छ तब दाबी गरिन्छ।

O-RAN ब्याकवर्ड कम्प्याटिबिलिटीका लागि मेटाडेटा म्यापिङ
तालिका 13. tx_metadata_i 128-बिट इनपुट

संकेत नाम	बिटविड्थ	दिशा	विवरण	मेटाडेटा म्यापिङ
आरक्षित	16	इनपुट	आरक्षित।	tx_metadata_i [१२७:११२]
tx_u_size	16	इनपुट	स्ट्रिमिङ मोडको लागि बाइटहरूमा U-प्लेन प्याकेट आकार।	tx_metadata_i [१२७:११२]
tx_u_seq_id	16	इनपुट	प्याकेटको SeqID, जुन eCPRI यातायात हेडरबाट निकालिएको हो।	tx_metadata_i [१२७:११२]
tx_u_pc_id	16	इनपुट	eCPRI यातायात र RoEflowId को लागि PCID रेडियो ओभर ईथरनेट (RoE) यातायातको लागि।	tx_metadata_i [१२७:११२]
आरक्षित	4	इनपुट	आरक्षित।	tx_metadata_i [१२७:११२]
tx_u_data दिशा	1	इनपुट	gNB डाटा दिशा। मान दायरा: {0b=Rx (अर्थात् अपलोड), 1b=Tx (अर्थात् डाउनलोड)}	tx_metadata_i[59]
tx_u_filterIndex	4	इनपुट	IQ डेटा र एयर इन्टरफेस बीच प्रयोग गरिने च्यानल फिल्टरको अनुक्रमणिका परिभाषित गर्दछ। मान दायरा: {0000b-1111b}	tx_metadata_i [१२७:११२]
tx_u_frameId	8	इनपुट	10 ms फ्रेमहरूको लागि काउन्टर (रेपिङ अवधि 2.56 सेकेन्ड), विशेष गरी frameId= फ्रेम नम्बर मोड्युलो 256। मान दायरा: {0000 0000b-1111 1111b}	tx_metadata_i [१२७:११२]
tx_u_subframeId	4	इनपुट	1 एमएस फ्रेम भित्र 10 एमएस सबफ्रेमहरूको लागि काउन्टर। मान दायरा: {0000b-1111b}	tx_metadata_i [१२७:११२]
tx_u_slotID	6	इनपुट	यो प्यारामिटर 1 एमएस सबफ्रेम भित्रको स्लट नम्बर हो। एउटै सबफ्रेममा भएका सबै स्लटहरू यस प्यारामिटरद्वारा गणना गरिन्छ। मान दायरा: {00 0000b-00 1111b=slotID, 01 0000b-11 1111b=Reserved}	tx_metadata_i [१२७:११२]
tx_u_symbolid	6	इनपुट	एक स्लट भित्र एक प्रतीक संख्या पहिचान गर्दछ। मान दायरा: {00 0000b-11 1111b}	tx_metadata_i [१२७:११२]
tx_u_sectionId	12	इनपुट	सेक्शनआईडीले डेटासँग सम्बन्धित सी-प्लेन सन्देश (र खण्ड प्रकार) मा U-प्लेन डेटा खण्डहरू नक्सा गर्दछ। मान दायरा: {0000 0000 0000b-11111111 1111b}	tx_metadata_i [१२७:११२]
tx_u_rb	1	इनपुट	संसाधन ब्लक सूचक। संकेत गर्नुहोस् यदि प्रत्येक स्रोत ब्लक प्रयोग गरिएको छ वा प्रत्येक अन्य स्रोत ब्लक प्रयोग गरिएको छ। मान दायरा: {0b=प्रत्येक स्रोत ब्लक प्रयोग गरियो; 1b=प्रयोग गरिएको प्रत्येक अन्य स्रोत ब्लक}	tx_metadata_i[18]
tx_u_startPrb	10	इनपुट	प्रयोगकर्ता विमान डेटा खण्डको सुरु PRB। मान दायरा: {00 0000 0000b-11 1111 1111b}	tx_metadata_i [१२७:११२]
tx_u_numPrb	8	इनपुट	PRBs परिभाषित गर्नुहोस् जहाँ प्रयोगकर्ता विमान डेटा खण्ड मान्य छ।	tx_metadata_i [१२७:११२]

			मान दायरा: {0000 0001b-1111 1111b, 0000 0000b = निर्दिष्ट सबक्यारियर स्पेसिङ (SCS) र क्यारियर ब्यान्डविथमा सबै PRB }
tx_u_udCompHdr	8	इनपुट	डेटा खण्डमा प्रयोगकर्ता डेटाको सङ्कुचन विधि र IQ बिट चौडाइ परिभाषित गर्नुहोस्। मान दायरा: {0000 0000b-1111 1111b}	N/A (tx_udcomphdr_i)

तालिका 14. rx_metadata_valid_i/o

संकेत नाम	बिटविड्थ	दिशा	विवरण	मेटाडेटा म्यापिङ
rx_sec_hdr_valid	1	आउटपुट	जब rx_sec_hdr_valid 1 हुन्छ, U-plane खण्ड डेटा क्षेत्रहरू मान्य हुन्छन्। सामान्य हेडर IE हरू मान्य हुन्छन् जब rx_sec_hdr_valid दाबी गरिन्छ, avst_sink_u_startofpacket र avst_sink_u_valid सँग सिंक्रोनस। दोहोर्याइएको खण्ड IE हरू मान्य हुन्छन् जब rx_sec_hdr_valid दाबी गरिन्छ, avst_sink_u_valid सँग सिंक्रोनस। avst_sink_u_data मा नयाँ खण्ड PRB फिल्डहरू उपलब्ध गराउँदा, rx_sec_hdr_valid asserted सँग नयाँ खण्ड IEs प्रदान गर्नुहोस्।	rx_metadata_valid_o

तालिका 15. rx_metadata_o 128-bit आउटपुट

संकेत नाम	बिटविड्थ	दिशा	विवरण	मेटाडेटा म्यापिङ
आरक्षित	32	आउटपुट	आरक्षित।	rx_metadata_o [127:96]
rx_u_seq_id	16	आउटपुट	प्याकेटको SeqID, जुन eCPRI यातायात हेडरबाट निकालिएको हो।	rx_metadata_o [95:80]
rx_u_pc_id	16	आउटपुट	eCPRI यातायातको लागि PCID र RoE यातायातको लागि RoEflowId	rx_metadata_o [79:64]
आरक्षित	4	आउटपुट	आरक्षित।	rx_metadata_o [63:60]
rx_u_dataDirection	1	आउटपुट	gNB डाटा दिशा। मान दायरा: {0b=Rx (अर्थात् अपलोड), 1b=Tx (अर्थात् डाउनलोड)}	rx_metadata_o[59]
rx_u_filterIndex	4	आउटपुट	IQ डेटा र एयर इन्टरफेस बीच प्रयोग गर्न च्यानल फिल्टरमा अनुक्रमणिका परिभाषित गर्दछ। मान दायरा: {0000b-1111b}	rx_metadata_o [58:55]
rx_u_frameId	8	आउटपुट	10 ms फ्रेमहरूको लागि काउन्टर (रेपिङ अवधि 2.56 सेकेन्ड), विशेष गरी frameId= फ्रेम नम्बर मोड्युलो 256। मान दायरा: {0000 0000b-1111 1111b}	rx_metadata_o [54:47]
rx_u_subframeId	4	आउटपुट	1 एमएस फ्रेम भित्र 10ms सबफ्रेमहरूको लागि काउन्टर। मान दायरा: {0000b-1111b}	rx_metadata_o [46:43]
rx_u_slotID	6	आउटपुट	1ms सबफ्रेम भित्रको स्लट नम्बर। एउटै सबफ्रेममा भएका सबै स्लटहरू यस प्यारामिटरद्वारा गणना गरिन्छ। मान दायरा: {00 0000b-00 1111b=slotID, 01 0000b-111111b=Reserved}	rx_metadata_o [42:37]
rx_u_symbolid	6	आउटपुट	एक स्लट भित्र एक प्रतीक संख्या पहिचान गर्दछ। मान दायरा: {00 0000b-11 1111b}	rx_metadata_o [36:31]

rx_u_sectionId	12	आउटपुट	सेक्शनआईडीले डेटासँग सम्बन्धित सी-प्लेन सन्देश (र खण्ड प्रकार) मा U-प्लेन डेटा खण्डहरू नक्सा गर्दछ। मान दायरा: {0000 0000 0000b-1111 1111 1111b}	rx_metadata_o [30:19]
rx_u_rb	1	आउटपुट	संसाधन ब्लक सूचक। यदि प्रत्येक स्रोत ब्लक प्रयोग गरिएको छ वा प्रत्येक अन्य स्रोत प्रयोग गरिएको छ भने संकेत गर्दछ। मान दायरा: {0b=प्रत्येक स्रोत ब्लक प्रयोग गरियो; 1b=प्रयोग गरिएको प्रत्येक अन्य स्रोत ब्लक}	rx_metadata_o[18]
rx_u_startPrb	10	आउटपुट	प्रयोगकर्ता विमान डेटा खण्डको सुरु PRB। मान दायरा: {00 0000 0000b-11 1111 1111b}	rx_metadata_o [17:8]
rx_u_numPrb	8	आउटपुट	PRBs परिभाषित गर्दछ जहाँ प्रयोगकर्ता विमान डेटा खण्ड मान्य छ। मान दायरा: {0000 0001b-1111 1111b, 0000 0000b = निर्दिष्ट SCS र क्यारियर ब्यान्डविथमा सबै PRB }	rx_metadata_o [7:0]
rx_u_udCompHdr	8	आउटपुट	डेटा खण्डमा प्रयोगकर्ता डेटाको सङ्कुचन विधि र IQ बिट चौडाइ परिभाषित गर्दछ। मान दायरा: {0000 0000b-1111 1111b}	N/A (rx_udcomphdr_o)

CSR इन्टरफेस संकेतहरू
तालिका 16. CSR इन्टरफेस संकेतहरू

संकेत नाम	बिट चौडाइ	दिशा	विवरण
csr_address	16	इनपुट	कन्फिगरेसन दर्ता ठेगाना।
csr_write	1	इनपुट	कन्फिगरेसन दर्ता सक्षम लेख्नुहोस्।
csr_writedata	32	इनपुट	कन्फिगरेसन दर्ता डाटा लेख्नुहोस्।
csr_readdata	32	आउटपुट	कन्फिगरेसन दर्ता डाटा पढ्नुहोस्।
csr_read	1	इनपुट	कन्फिगरेसन दर्ता सक्षम पढ्न।
csr_readdatavalid	1	आउटपुट	कन्फिगरेसन दर्ता डाटा वैध पढ्नुहोस्।
csr_waitrequest	1	आउटपुट	कन्फिगरेसन दर्ता प्रतीक्षा अनुरोध।

Fronthaul कम्प्रेसन आईपी दर्ताहरू

नियन्त्रण र स्थिति इन्टरफेस मार्फत fronthaul कम्प्रेसन कार्यक्षमता नियन्त्रण र निगरानी।
तालिका 17. नक्सा दर्ता गर्नुहोस्

CSR_ADDRESS (वर्ड अफसेट)	नाम दर्ता गर्नुहोस्
८x४०	कम्प्रेसन_मोड
८x४०	tx_त्रुटि
८x४०	rx_error

तालिका 18. कम्प्रेसन_मोड दर्ता

बिट चौडाइ	विवरण	पहुँच	HW रिसेट मान
००:०५	आरक्षित	RO	८x४०
००:०५	कार्यात्मक मोड: • 1'b0 स्थिर कम्प्रेसन मोड हो • 1'b1 डायनामिक कम्प्रेसन मोड हो	RW	८x४०
००:०५	स्थिर प्रयोगकर्ता डेटा सङ्कुचन हेडर: • 7:4 udIqWidth हो - 4'b0000 16 बिट हो - 4'b1111 15 बिट हो -: - 4'b0001 1 बिट हो • 3:0 udCompMeth हो - 4'b0000 कुनै सङ्कुचन छैन - 4'b0001 ब्लक फ्लोटिंग पोइन्ट हो — 4'b0011 µ-law हो • अरूहरू आरक्षित छन्	RW	८x४०

तालिका 19. tx त्रुटि दर्ता

बिट चौडाइ	विवरण	पहुँच	HW रिसेट मान
००:०५	आरक्षित	RO	८x४०
००:०५	अमान्य IqWidth। IP ले Iqwidth लाई 0 (16-bit Iqwidth) मा सेट गर्दछ यदि यसले अमान्य वा असमर्थित Iqwidth पत्ता लगायो।	RW1C	८x४०
००:०५	अवैध सङ्कुचन विधि। IP ले प्याकेट छोड्छ।	RW1C	८x४०

तालिका 20. rx त्रुटि दर्ता

बिट चौडाइ	विवरण	पहुँच	HW रिसेट मान
००:०५	आरक्षित	RO	८x४०
००:०५	अमान्य IqWidth। IP ले प्याकेट छोड्छ।	RW1C	८x४०
००:०५	अवैध सङ्कुचन विधि। IP ले निम्न पूर्वनिर्धारित समर्थित कम्प्रेसन विधिमा कम्प्रेसन विधि सेट गर्दछ: • सक्षम गरिएको ब्लक-फ्लोटिंग पोइन्ट मात्र: ब्लक-फ्लोटिंग बिन्दुमा पूर्वनिर्धारित। • सक्षम μ-कानून मात्र: μ-कानुनमा पूर्वनिर्धारित। • दुबै ब्लक-फ्लोटिंग पोइन्ट र μ-कानून सक्षम गरियो: पूर्वनिर्धारित ब्लक-फ्लोटिंग बिन्दुमा।	RW1C	८x४०

Fronthaul Compression Intel FPGA IPs प्रयोगकर्ता गाइड संग्रह

यस कागजातको पछिल्लो र अघिल्लो संस्करणहरूको लागि, हेर्नुहोस्: Fronthaul Compression Intel FPGA IP प्रयोगकर्ता गाइड। यदि IP वा सफ्टवेयर संस्करण सूचीबद्ध छैन भने, अघिल्लो IP वा सफ्टवेयर संस्करणको लागि प्रयोगकर्ता गाइड लागू हुन्छ।

Fronthaul Compression Intel FPGA IP प्रयोगकर्ता गाइडको लागि कागजात संशोधन इतिहास

कागजात संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तनहरू
2022.08.08	21.4	1.0.1	० देखि ० सम्मको मेटाडेटा चौडाइ ठीक गरियो (मेटाडेटा पोर्टहरू असक्षम गर्नुहोस्)।
2022.03.22	21.4	1.0.1	• स्वैप गरिएको संकेत विवरण: — tx_avst_sink_data र tx_avst_source_data — rx_avst_sink_data र rx_avst_source_data थप्नुभयो उपकरण समर्थित गति ग्रेड तालिका थप्नुभयो प्रदर्शन र स्रोत उपयोग
2021.12.07	21.3	1.0.0	अद्यावधिक गरिएको अर्डर कोड।
2021.11.23	21.3	1.0.0	प्रारम्भिक रिलीज।

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।

अनलाइन संस्करण
प्रतिक्रिया पठाउनुहोस्
ID: 709301
UG-20346
संस्करण: 2022.08.08
ISO 9001:2015 दर्ता गरिएको

कागजातहरू / स्रोतहरू

	intel Fronthaul कम्प्रेसन FPGA IP [pdf] प्रयोगकर्ता गाइड Fronthaul कम्प्रेसन FPGA IP, Fronthaul, सङ्कुचन FPGA IP, FPGA IP
	intel Fronthaul कम्प्रेसन FPGA IP [pdf] प्रयोगकर्ता गाइड UG-20346, 709301, Fronthaul Compression FPGA IP, Fronthaul FPGA IP, कम्प्रेसन FPGA IP, FPGA IP

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका