AN 795 Упатства за имплементација за 10G
Етернет потсистем кој користи MAC со мала латентност 10G
Упатство за употреба
AN 795 Упатства за имплементација за 10G етернет потсистем со користење на ниска латентност 10G MAC
AN 795: Упатства за имплементација за 10G етернет потсистем користејќи мала латентност 10G MAC Intel FPGA® IP во уредите Intel ® Arria® 10
Упатства за имплементација за 10G етернет потсистем со користење на мала латентност 10G MAC Intel ® FPGA IP во уредите Intel ® Arria® 10
Упатствата за имплементација ви покажуваат како да ги користите контролорот за пристап до медиумите (MAC) и PHY IP-адресите на Intel со ниска латентност 10G.
Слика 1. Intel® Arria® 10 Ethernet 10G MAC систем со мала латентност
Табела 1. Дизајни на Intel® Arria® 10 со мала латентност на етернет 10G MAC
Оваа табела ги наведува сите дизајни на Intel ® Arria® 10 за ниска латентност на етернет 10G MAC Intel FPGA IP.
| Дизајн Прample | MAC варијанта | ФИЗ | Комплет за развој |
| 10 GBase-R етернет | 10G | Мајчин PHY | Интел Arria 10 GX Трансивер SI |
| Режим на регистрација 10GBase-R Етернет |
10G | Мајчин PHY | Интел Arria 10 GX Трансивер SI |
| XAUI етернет | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| 1G/10G етернет | 1G/10G | 1G/10GbE и 10GBASE-KR PHY | Интел Arria 10 GX Трансивер SI |
| 1G/10G етернет со 1588 | 1G/10G | 1G/10GbE и 10GBASE-KR PHY | Интел Arria 10 GX Трансивер SI |
| 10M/100M/1G/10G етернет | 10M/100M/1G/10G | 1G/10GbE и 10GBASE-KR PHY | Интел Arria 10 GX Трансивер SI |
| 10M/100M/1G/10G етернет со 1588 |
10M/100M/1G/10G | 1G/10GbE и 10GBASE-KR PHY | Интел Arria 10 GX Трансивер SI |
| 1G/2.5G етернет | 1G/2.5G | 1G/2.5G/5G/10G Етернет со повеќе стапки PHY |
Интел Arria 10 GX Трансивер SI |
| 1G/2.5G етернет со 1588 | 1G/2.5G | 1G/2.5G/5G/10G Етернет со повеќе стапки PHY |
Интел Arria 10 GX Трансивер SI |
| 1G/2.5G/10G етернет | 1G/2.5G/10G | 1G/2.5G/5G/10G Етернет со повеќе стапки PHY |
Интел Arria 10 GX Трансивер SI |
| 10G USXGMII етернет | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G Етернет со повеќе стапки PHY |
Интел Arria 10 GX Трансивер SI |
Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира изведба на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без претходна најава. Интел не презема никаква одговорност или одговорност што произлегува од апликацијата или користењето на какви било информации, производ или услуга опишани овде, освен како што е изрично писмено договорено од Интел. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги.
*Други имиња и брендови може да се бараат како сопственост на други.
1. Упатства за имплементација за 10G етернет потсистем со користење на мала латентност 10G MAC Intel® FPGA IP во уредите Intel® Arria® 10
683347 | 2020.10.28
Забелешка:
Можете да пристапите до сите наведени дизајни преку уредувачот на параметрите на Ethernet 10G MAC Intel® FPGA со мала доцнење во софтверот Intel Quartus Prime, освен за референтниот дизајн на етернет XAUI. Можете да го добиете референтниот дизајн на XAUI Ethernet од Design Store.
Интел нуди посебни MAC и PHY IP-адреси за потсистемите за етернет со повеќе стапки од 10M до 1G за да се обезбеди флексибилна имплементација. Може да го инстанцирате Ethernet 10G MAC Intel FPGA IP со ниска латентност со 1G/2.5G/5G/10G мулти-стапки на етернет PHY, Intel Arria 10 1G/10GbE и 10GBASE-KR PHY или XAUI PHY и Intel Arria NPHY 10 се грижиме за различни барања за дизајн.
Поврзани информации
- Упатство за користење на етернет со мала латентност 10G MAC Intel FPGA IP
Обезбедува детални информации за инстантирање и параметризирање на MAC IP. - Етернет со мала латентност 10G MAC Intel Arria 10 FPGA IP Дизајн ПрampУпатство за употреба
Обезбедува детални информации за инстантирање и параметризирање на дизајнот на MAC прampлес. - Корисничко упатство за трансивер PHY Intel Arria 10
Обезбедува детални информации за инстантирање и параметризирање на PHY IP. - Список за проверка на етернет 10G MAC за отстранување грешки со мала латентност
- AN 699: Користење Altera Ethernet Design Toolkit
Овој пакет со алатки ви помага да ги конфигурирате и стартувате референтните дизајни на Ethernet, како и да дебагирате какви било проблеми поврзани со Ethernet. - Анализа на стебло на грешки за проблем со корупција на податоци од 10G MAC со мала латентност
- Arria 10 ниска латентност на етернет 10G MAC и XAUI PHY референтен дизајн
Овозможува files за референтниот дизајн.
1.1. Етернет со ниска латентност 10G MAC и трансивер Intel Arria 10 Природни IP PHY Intel FPGA
Може да го конфигурирате примопредавателот Intel Arria 10 Native PHY Intel FPGA IP за да ја имплементира 10GBASE-R PHY со физичкиот слој специфичен Ethernet кој работи со брзина на податоци од 10.3125 Gbps како што е дефинирано во клаузула 49 од спецификацијата IEEE 802.3-2008.
Оваа конфигурација обезбедува XGMII до ниска латентност на етернет 10G MAC Intel FPGA IP и имплементира едноканална PHY од 10.3 Gbps обезбедувајќи директна врска со SFP+ оптички модул користејќи SFI електрични спецификација.
Интел нуди два дизајни на етернет потсистем 10GBASE-R на прamples и можете динамички да ги генерирате овие дизајни користејќи го уредувачот на параметрите на IP Ethernet 10G MAC Intel FPGA со мала доцнење. Дизајните поддржуваат функционална симулација и хардверско тестирање на назначените комплети за развој на Intel.
Слика 2. Шема за тактирање и ресетирање за ниска латентност на етернет 10G MAC и трансивер Intel Arria 10 Native PHY во 10GBASE-R дизајн испитизобилство
Слика 3. Шема за тактирање и ресетирање за ниска латентност на етернет 10G MAC и Intel Arria 10 трансивер Native PHY во дизајн 10GBASE-R Exampле со Регистрирај се Режимот е овозможен
Поврзани информации
Етернет со мала латентност 10G MAC Intel Arria 10 FPGA IP Дизајн ПрampУпатство за употреба
Обезбедува детални информации за инстантирање и параметризирање на дизајнот на MAC прampлес.
1.2. Ниска латентност на етернет 10G MAC и XAUI PHY Intel FPGA IP-адреси
XAUI PHY Intel FPGA IP обезбедува XGMII до ниска латентност на етернет 10G MAC Intel FPGA IP и имплементира по четири ленти со брзина од 3.125 Gbps на интерфејсот PMD.
XAUI PHY е специфична имплементација на физички слој на 10 гигабитна етернет врска дефинирана во спецификацијата IEEE 802.3ae-2008.
Можете да го добиете референтниот дизајн за потсистемот 10GbE имплементиран со користење на Ethernet 10G MAC со мала латентност и IP-адреси XAUI PHY Intel FPGA од Design Store. Дизајнот поддржува функционална симулација и хардверско тестирање на назначениот комплет за развој на Интел.
Слика 4. Шема за тактирање и ресетирање за ниска латентност на етернет 10G MAC и XAUI PHY референтен дизајн 
Поврзани информации
- Arria 10 ниска латентност на етернет 10G MAC и XAUI PHY референтен дизајн
Овозможува files за референтниот дизајн. - AN 794: Arria 10 ниска латентност на етернет 10G MAC и XAUI PHY референтен дизајн
1.3. Етернет со мала латентност 10G MAC и 1G/10GbE и 10GBASEKR PHY Intel Arria 10 FPGA IP-адреси
1G/10GbE и 10GBASE-KR PHY Intel Arria 10 FPGA IP обезбедуваат MII, GMII и XGMII до ниска латентност на етернет 10G MAC Intel FPGA IP.
1G/10GbE и 10GBASE-KR PHY Intel Arria 10 FPGA IP имплементираат едноканален сериски PHY 10Mbps/100Mbps/1Gbps/10Gbps. Дизајните обезбедуваат директно поврзување со 1G/10GbE двојни брзини SFP+ модули за приклучување, 10M–10GbE 10GBASE-T и 10M/100M/1G/10GbE 1000BASE-T бакарни надворешни PHY уреди или интерфејси од чип до чип. Овие IP јадра поддржуваат реконфигурабилни стапки на податоци од 10Mbps/100Mbps/1Gbps/10Gbps.
Интел нуди дизајн со двојна брзина 1G/10GbE и повеќебрзински 10Mb/100Mb/1Gb/10GbEamples и можете да ги генерирате овие дизајни динамички користејќи ја ниската латентност
Уредувач на параметри на Ethernet 10G MAC Intel FPGA IP. Дизајните поддржуваат функционална симулација и хардверско тестирање на назначениот комплет за развој на Интел.
Имплементацијата на повеќебрзинскиот етернет потсистем со користење на 1G/10GbE или 10GBASE-KR PHY Intel Arria 10 FPGA IP дизајн бара рачни SDC ограничувања за внатрешните PHY IP часовници и управувањето со вкрстување на доменот на часовникот. Погледнете на altera_eth_top.sdc file во дизајнот прampза да дознаете повеќе за потребните ограничувања за создавање_генериран_часовник, set_clock_groups и set_false_path SDC ограничувања.
Слика 5. Шема за тактирање и ресетирање за ниска латентност на етернет 10G MAC и Intel Arria 10 1G/10GbE и 10GBASE-KR Design Example (режим 1G/10GbE)
Слика 6. Шема за тактирање и ресетирање за ниска латентност на етернет 10G MAC и Intel Arria 10 1G/10GbE и 10GBASE-KR Design Example (10Mb/100Mb/1Gb/10GbE режим)
Поврзани информации
Етернет со мала латентност 10G MAC Intel Arria 10 FPGA IP Дизајн ПрampУпатство за употреба
Обезбедува детални информации за инстантирање и параметризирање на дизајнот на MAC прampлес.
1.4. Етернет со ниска латентност 10G MAC и 1G/2.5G/5G/10G повеќекратен етернет PHY Intel FPGA IP-адреси
1G/2.5G/5G/10G етернет со повеќе стапки PHY Intel FPGA IP за уредите Intel Arria 10 обезбедува GMII и XGMII на Ethernet 10G MAC Intel FPGA IP со мала латентност.
1G/2.5G/5G/10G етернет со повеќе стапки PHY Intel FPGA IP за уредите Intel Arria 10 имплементира едноканален сериски PHY 1G/2.5G/5G/10Gbps. Дизајнот обезбедува директно поврзување со 1G/2.5GbE двојни брзини SFP+ модули кои се приклучуваат, MGBASE-T и NBASE-T бакарни надворешни PHY уреди или интерфејси од чип до чип. Овие IP-адреси поддржуваат реконфигурабилни стапки на податоци 1G/2.5G/5G/10Gbps.
Интел нуди двојна брзина 1G/2.5GbE, повеќебрзински 1G/2.5G/10GbE MGBASE-T и повеќебрзински 1G/2.5G/5G/10GbE дизајн MGBASE-T ексamples и можете динамички да ги генерирате овие дизајни користејќи го уредувачот на параметрите на IP Ethernet 10G MAC Intel FPGA со мала доцнење. Дизајните поддржуваат функционална симулација и хардверско тестирање на назначениот комплет за развој на Интел.
Слика 7. Шема за тактирање и ресетирање за етернет со ниска латентност 10G MAC и 1G/ 2.5G/5G/10G етернет со повеќе стапки PHY Design Example (режим 1G/2.5G)
За повеќебрзински 1G/2.5GbE и 1G/2.5G/10GbE MBASE-T етернет имплементации со користење на 1G/2.5G/5G/10G етернет со повеќе брзини PHY Intel FPGA IP, Intel препорачува да го копирате модулот за реконфигурација на трансиверот10_rfgm (alt. sv) обезбедени со дизајн прampле. Овој модул ја реконфигурира брзината на каналот на трансиверот од 1G на 2.5G или на 10G и обратно.
Имплементацијата на етернет етернет со повеќе брзини 1G/2.5GbE и 1G/2.5G/10GbE MBASE-T, исто така, бара рачни SDC ограничувања за внатрешните PHY IP часовници
и ракување со вкрстување на доменот на часовникот. Погледнете на altera_eth_top.sdc file во дизајнот прampза да дознаете повеќе за потребните ограничувања за создавање_генериран_часовник, set_clock_groups и set_false_path SDC ограничувања.
Слика 8. Шема за тактирање и ресетирање за етернет со ниска латентност 10G MAC и 1G/ 2.5G/5G/10G етернет со повеќе стапки PHY Design Example (1G/2.5G/10GbE MBASE-T режим) 
Слика 9. Шема за тактирање и ресетирање за етернет со ниска латентност 10G MAC и 1G/2.5G/5G/10G етернет со повеќе стапки PHY Design Example (1G/2.5G/5G/10GbE NBASE-T режим)
Поврзани информации
Етернет со мала латентност 10G MAC Intel Arria 10 FPGA IP Дизајн Прample Упатство за употреба Обезбедува детални информации за инстантирање и параметризирање на дизајнот на MAC прampлес.
1.5. Историја на ревизии на документи за AN 795: Упатства за имплементација за 10G етернет потсистем користејќи мала латентност 10G MAC Intel FPGA IP во уредите Intel Arria 10
| Верзија на документ | Промени |
| 2020.10.28 | • Ребрендиран како Интел. • Го преименуваше документот во AN 795: Упатства за имплементација за 10G етернет потсистем со користење на мала латентност 10G MAC Intel FPGA IP во уредите Intel Arria 10. |
| Датум | Верзија | Промени |
| февруари-17 | 2017.02.01 | Почетно ослободување. |
AN 795: Упатства за имплементација за 10G етернет потсистем со користење на Low
Латентност 10G MAC Intel ® FPGA IP во Intel® Arria® 10 уреди
Онлајн верзија
Испрати повратни информации
ID: 683347
Верзија: 2020.10.28
Документи / ресурси
 |
intel AN 795 Упатства за имплементација за 10G етернет потсистем со користење на ниска латентност 10G MAC [pdf] Упатство за корисникот Упатства за имплементација на AN 795 за 10G етернет потсистем што користи ниска латентност 10G MAC, AN 795, Упатства за имплементација за 10G етернет потсистем што користи мала латентност 10G MAC, етернет потсистем што користи ниска латентност 10G MAC10G, ниска латентност |
