AN 795 végrehajtási irányelvek a 10G-hez
Ethernet alrendszer alacsony késleltetésű 10G MAC-ot használva
Felhasználói kézikönyv
AN 795 végrehajtási irányelvek 10G Ethernet alrendszerhez alacsony késleltetésű 10G MAC használatával
AN 795: Irányelvek bevezetése 10G Ethernet alrendszerhez alacsony késleltetésű 10G MAC Intel FPGA® IP-vel Intel ® Arria® 10 eszközökön
Irányelvek bevezetése a 10G Ethernet alrendszerhez alacsony késleltetésű 10G MAC Intel ® FPGA IP használatával Intel ® Arria® 10 eszközökön
A megvalósítási irányelvek bemutatják, hogyan kell használni az Intel Low Latency 10G Media Access Controller (MAC) és a PHY IP-címeket.
1. ábra Intel® Arria® 10 alacsony késleltetésű Ethernet 10G MAC rendszer
1. táblázat: Intel® Arria® 10 alacsony késleltetésű Ethernet 10G MAC kivitelek
Ez a táblázat felsorolja az összes Intel ® Arria® 10 tervet alacsony késleltetésű Ethernet 10G MAC Intel FPGA IP-hez.
| Tervezés plample | MAC változat | PHY | Fejlesztőkészlet |
| 10 GBase-R Ethernet | 10G | Natív PHY | Intel Arria 10 GX Transceiver SI |
| 10 GBase-R regisztrációs mód Ethernet |
10G | Natív PHY | Intel Arria 10 GX Transceiver SI |
| XAUI Ethernet | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| 1G/10G Ethernet | 1G/10G | 1G/10GbE és 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 1G/10G Ethernet 1588-cal | 1G/10G | 1G/10GbE és 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G Ethernet | 10M/100M/1G/10G | 1G/10GbE és 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G Ethernet 1588-tel |
10M/100M/1G/10G | 1G/10GbE és 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 1G/2.5G Ethernet | 1G/2.5G | 1G/2.5G/5G/10G Többsebességű Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 1G/2.5G Ethernet 1588-cal | 1G/2.5G | 1G/2.5G/5G/10G Többsebességű Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 1G/2.5G/10G Ethernet | 1G/2.5G/10G | 1G/2.5G/5G/10G Többsebességű Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 10G USXGMII Ethernet | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G Többsebességű Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja FPGA és félvezető termékeinek aktuális specifikációi szerinti teljesítményét, az Intel szabványos garanciájával összhangban, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat.
*Más nevek és márkák mások tulajdonát képezhetik.
1. Irányelvek bevezetése a 10G Ethernet alrendszerhez alacsony késleltetésű 10G MAC Intel® FPGA IP-t használva Intel® Arria® 10 eszközökön
683347 | 2020.10.28
Jegyzet:
Az összes felsorolt konstrukciót az Intel Quartus Prime szoftverben található Low Latency Ethernet 10G MAC Intel® FPGA IP paraméterszerkesztőn keresztül érheti el, kivéve a XAUI Ethernet referenciatervet. A XAUI Ethernet referenciatervet a Design Store-ból szerezheti be.
Az Intel külön MAC és PHY IP-címeket kínál a 10M–1G többsebességű Ethernet alrendszerekhez a rugalmas megvalósítás érdekében. Példányosíthatja az alacsony késleltetésű Ethernet 10G MAC Intel FPGA IP-t 1G/2.5G/5G/10G többsebességű Ethernet PHY, Intel Arria 10 1G/10GbE és 10GBASE-KR PHY vagy XAUI PHY és Intel Arria 10 adó-vevő natív PHY-vel. kielégíti a különböző tervezési követelményeket.
Kapcsolódó információk
- Alacsony késleltetésű Ethernet 10G MAC Intel FPGA IP felhasználói útmutató
Részletes információkat nyújt a MAC IP példányosításáról és paraméterezéséről. - Alacsony késleltetésű Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Felhasználói kézikönyv
Részletes információkat nyújt a MAC tervezés példányosításáról és paraméterezéséről, plamples. - Intel Arria 10 adó-vevő PHY felhasználói útmutató
Részletes információkat nyújt a PHY IP példányosításáról és paraméterezéséről. - Alacsony késleltetésű Ethernet 10G MAC hibakeresési ellenőrzőlista
- AN 699: Az Altera Ethernet Design Toolkit használata
Ez az eszközkészlet segít az Ethernet referenciatervek konfigurálásában és futtatásában, valamint az Ethernettel kapcsolatos problémák hibakeresésében. - Hibafa elemzés alacsony késleltetésű 10G MAC adatsérüléssel kapcsolatban
- Arria 10 alacsony késleltetésű Ethernet 10G MAC és XAUI PHY referenciatervezés
Biztosítja a files a referenciatervhez.
1.1. Alacsony késleltetésű Ethernet 10G MAC és Intel Arria 10 adó-vevő natív PHY Intel FPGA IP-k
Az Intel Arria 10 Transceiver Native PHY Intel FPGA IP-t úgy konfigurálhatja, hogy megvalósítsa a 10GBASE-R PHY-t az Ethernet-specifikus fizikai réteggel, amely 10.3125 Gbps adatsebességgel fut, az IEEE 49-802.3 specifikáció 2008. szakaszában meghatározottak szerint.
Ez a konfiguráció XGMII-ről alacsony késleltetésű Ethernet 10G MAC Intel FPGA IP-t biztosít, és egy egycsatornás 10.3 Gbps PHY-t valósít meg, amely közvetlen kapcsolatot biztosít egy SFP+ optikai modulhoz az SFI elektromos specifikációjával.
Az Intel két 10GBASE-R Ethernet alrendszert kínál, plamples, és ezeket a terveket dinamikusan generálhatja a Low Latency Ethernet 10G MAC Intel FPGA IP paraméterszerkesztő segítségével. A tervek támogatják a funkcionális szimulációt és a hardver tesztelését a kijelölt Intel fejlesztőkészleteken.
2. ábra: Órajelezési és visszaállítási séma alacsony késleltetésű Ethernet 10G MAC és Intel Arria 10 natív PHY adó-vevő esetén 10GBASE-R tervezési kivitelbenmple
3. ábra: Órajelezési és visszaállítási séma alacsony késleltetésű Ethernet 10G MAC és Intel Arria 10 natív PHY adó-vevő esetén 10GBASE-R Design Ex-benample a Regisztrációval Mód engedélyezve
Kapcsolódó információk
Alacsony késleltetésű Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Felhasználói kézikönyv
Részletes információkat nyújt a MAC tervezés példányosításáról és paraméterezéséről, plamples.
1.2. Alacsony késleltetésű Ethernet 10G MAC és XAUI PHY Intel FPGA IP-k
A XAUI PHY Intel FPGA IP XGMII-ről alacsony késleltetésű Ethernet 10G MAC Intel FPGA IP-t biztosít, és négy-négy sávot valósít meg 3.125 Gbps sebességgel a PMD interfészen.
A XAUI PHY az IEEE 10ae-802.3 specifikációban meghatározott 2008 Gigabites Ethernet kapcsolat speciális fizikai rétegbeli megvalósítása.
A Low Latency Ethernet 10G MAC és XAUI PHY Intel FPGA IP-címekkel megvalósított 10 GbE alrendszer referenciatervét a Design Store-tól szerezheti be. A kialakítás támogatja a funkcionális szimulációt és a hardver tesztelését a kijelölt Intel fejlesztőkészleten.
4. ábra: Órajelezési és visszaállítási séma alacsony késleltetésű Ethernet 10G MAC és XAUI PHY referenciakialakításhoz 
Kapcsolódó információk
- Arria 10 alacsony késleltetésű Ethernet 10G MAC és XAUI PHY referenciatervezés
Biztosítja a files a referenciatervhez. - AN 794: Arria 10 alacsony késleltetésű Ethernet 10G MAC és XAUI PHY referenciatervezés
1.3. Alacsony késleltetésű Ethernet 10G MAC és 1G/10GbE és 10GBASEKR PHY Intel Arria 10 FPGA IP-k
Az 1G/10GbE és 10GBASE-KR PHY Intel Arria 10 FPGA IP MII-t, GMII-t és XGMII-t biztosít a Low Latency Ethernet 10G MAC Intel FPGA IP-hez.
Az 1G/10GbE és 10GBASE-KR PHY Intel Arria 10 FPGA IP egycsatornás 10Mbps/100Mbps/1Gbps/10Gbps soros PHY-t valósít meg. A kialakítások közvetlen csatlakozást biztosítanak az 1G/10GbE kettős sebességű SFP+ dugaszolható modulokhoz, a 10M–10GbE 10GBASE-T és a 10M/100M/1G/10GbE 1000BASE-T réz külső PHY eszközökhöz vagy chip-chip interfészekhez. Ezek az IP magok támogatják az újrakonfigurálható 10Mbps/100Mbps/1Gbps/10Gbps adatátviteli sebességet.
Az Intel kettős sebességű 1G/10GbE és többsebességű 10Mb/100Mb/1Gb/10GbE kivitelt kínálamples, és ezeket a terveket dinamikusan generálhatja a Low Latency használatával
Ethernet 10G MAC Intel FPGA IP paraméterszerkesztő. A tervek támogatják a funkcionális szimulációt és a hardver tesztelését a kijelölt Intel fejlesztőkészleten.
Az 1G/10GbE vagy 10GBASE-KR PHY Intel Arria 10 FPGA IP-tervezést használó többsebességű Ethernet alrendszer megvalósításához manuális SDC-megkötések szükségesek a belső PHY IP-órákhoz és az óratartomány-keresztezés kezeléséhez. Tekintse meg az altera_eth_top.sdc fájlt file a tervezésben plampTovábbi információ a szükséges create_generated_clock, set_clock_groups és set_false_path SDC megszorításokról.
5. ábra: Időzítési és visszaállítási séma alacsony késleltetésű Ethernet 10G MAC és Intel Arria 10 1G/10GbE és 10GBASE-KR Design Ex eseténample (1G/10GbE mód)
6. ábra: Időzítési és visszaállítási séma alacsony késleltetésű Ethernet 10G MAC és Intel Arria 10 1G/10GbE és 10GBASE-KR Design Ex eseténample (10Mb/100Mb/1Gb/10GbE mód)
Kapcsolódó információk
Alacsony késleltetésű Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Felhasználói kézikönyv
Részletes információkat nyújt a MAC tervezés példányosításáról és paraméterezéséről, plamples.
1.4. Alacsony késleltetésű Ethernet 10G MAC és 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IP-k
Az 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP az Intel Arria 10 eszközökhöz GMII-t és XGMII-t biztosít az alacsony késleltetésű Ethernet 10G MAC Intel FPGA IP-címhez.
Az 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP az Intel Arria 10 eszközökhöz egycsatornás 1G/2.5G/5G/10Gbps soros PHY-t valósít meg. A kialakítás közvetlen kapcsolatot biztosít az 1G/2.5GbE kettős sebességű SFP+ dugaszolható modulokhoz, MGBASE-T és NBASE-T réz külső PHY eszközökhöz vagy chip-chip interfészekhez. Ezek az IP-k támogatják az újrakonfigurálható 1G/2.5G/5G/10Gbps adatátviteli sebességet.
Az Intel kétsebességű 1G/2.5GbE, többsebességes 1G/2.5G/10GbE MGBASE-T és többsebességű 1G/2.5G/5G/10GbE MGBASE-T kivitelt kínálamples, és ezeket a terveket dinamikusan generálhatja a Low Latency Ethernet 10G MAC Intel FPGA IP paraméterszerkesztő segítségével. A tervek támogatják a funkcionális szimulációt és a hardver tesztelését a kijelölt Intel fejlesztőkészleten.
7. ábra: Időzítési és visszaállítási séma alacsony késleltetésű Ethernet 10G MAC és 1G/2.5G/5G/10G többsebességű Ethernet PHY Design Example (1G/2.5G mód)
A többsebességű 1G/2.5GbE és 1G/2.5G/10GbE MBASE-T Ethernet alrendszer 1G/2.5G/5G/10G többsebességű Ethernet PHY Intel FPGA IP-t használó megvalósításához az Intel azt javasolja, hogy másolja át az adó-vevő újrakonfiguráló modult (alt_mge_rcfg_a10. sv) a tervvel ellátva plample. Ez a modul átkonfigurálja az adó-vevő csatorna sebességét 1G-ről 2.5G-ra vagy 10G-ra, és fordítva.
A többsebességű 1G/2.5GbE és 1G/2.5G/10GbE MBASE-T Ethernet alrendszer megvalósításához manuális SDC-megkötések is szükségesek a belső PHY IP-órákhoz
és óra tartomány keresztezés kezelése. Tekintse meg az altera_eth_top.sdc fájlt file a tervezésben plampTovábbi információ a szükséges create_generated_clock, set_clock_groups és set_false_path SDC megszorításokról.
8. ábra: Időzítési és visszaállítási séma alacsony késleltetésű Ethernet 10G MAC és 1G/2.5G/5G/10G többsebességű Ethernet PHY Design Example (1G/2.5G/10GbE MBASE-T mód) 
9. ábra: Időzítési és visszaállítási séma alacsony késleltetésű Ethernet 10G MAC és 1G/2.5G/5G/10G többsebességű Ethernet PHY Design Example (1G/2.5G/5G/10GbE NBASE-T mód)
Kapcsolódó információk
Alacsony késleltetésű Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Felhasználói kézikönyv Részletes információkat nyújt a MAC tervezés példányosításáról és paraméterezéséről, plamples.
1.5. Az AN 795 dokumentum felülvizsgálati előzményei: Irányelvek az alacsony késleltetésű 10G MAC Intel FPGA IP-t használó 10G Ethernet alrendszer megvalósításához Intel Arria 10 eszközökben
| Dokumentum verzió | Változások |
| 2020.10.28 | • Átkeresztelték Intelre. • A dokumentumot átnevezte AN 795-re: Implementing Guidelines for 10G Ethernet alsystem using Low Latency 10G MAC Intel FPGA IP in Intel Arria 10 Devices. |
| Dátum | Változat | Változások |
| február-17 | 2017.02.01 | Kezdeti kiadás. |
AN 795: Irányelvek a 10G Ethernet alrendszerhez az alacsony használatával
Latencia 10G MAC Intel ® FPGA IP Intel® Arria® 10 eszközökben
Online verzió
Visszajelzés küldése
ID: 683347
Verzió: 2020.10.28
Dokumentumok / Források
 |
Intel AN 795 végrehajtási irányelvek 10G Ethernet alrendszerhez alacsony késleltetésű 10G MAC használatával [pdf] Felhasználói útmutató AN 795 Implementing Guidelines for 10G Ethernet alrendszer, alacsony késleltetésű 10G MAC, AN 795, Implementing Guidelines for 10G Ethernet alsystem using Low Latency 10G MAC, Ethernet alsystem, Low Latency 10G MAC, Low Latency 10G MAC |
