AN 795 Enplimantasyon Gid pou 10G
Ethernet Subsystem Sèvi ak latansi ba 10G MAC
Gid itilizatè
AN 795 Enplimantasyon Gid pou 10G Ethernet Subsystem Sèvi ak latansi ba 10G MAC
AN 795: Enplimantasyon Gid pou 10G Ethernet Subsystem Sèvi ak latansi ba 10G MAC Intel FPGA® IP nan aparèy Intel ® Arria® 10
Enplimantasyon Gid pou 10G Ethernet Subsystem Sèvi ak latansi ba 10G MAC Intel ® FPGA IP nan aparèy Intel ® Arria® 10
Gid aplikasyon yo montre w kouman pou w itilize Kontwolè Aksè Medya 10G latansi ba Intel (MAC) ak IP PHY.
Figi 1. Intel® Arria® 10 Low Latency Ethernet 10G MAC System
Tablo 1. Intel® Arria® 10 Low Latency Ethernet 10G MAC Designs
Tablo sa a bay lis tout desen Intel ® Arria® 10 pou Low Latency Ethernet 10G MAC Intel FPGA IP.
| Design Example | MAC Variant | PHY | Twous Devlopman |
| 10GBase-R Ethernet | 10G | PHY natif natal | Intel Arria 10 GX Transceiver SI |
| 10GBase-R mòd anrejistreman Ethernet |
10G | PHY natif natal | Intel Arria 10 GX Transceiver SI |
| XAUI Ethernet | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| 1G/10G Ethernet | 1G/10G | 1G/10GbE ak 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 1G/10G Ethernet ak 1588 | 1G/10G | 1G/10GbE ak 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G Ethernet | 10M/100M/1G/10G | 1G/10GbE ak 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G Ethernet ak 1588 |
10M/100M/1G/10G | 1G/10GbE ak 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 1G/2.5G Ethernet | 1G/2.5G | 1G/2.5G/5G/10G Multi-pousantaj Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 1G/2.5G Ethernet ak 1588 | 1G/2.5G | 1G/2.5G/5G/10G Multi-pousantaj Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 1G/2.5G/10G Ethernet | 1G/2.5G/10G | 1G/2.5G/5G/10G Multi-pousantaj Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 10G USXGMII Ethernet | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G Multi-pousantaj Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.
*Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.
1. Enplimantasyon Gid pou 10G Ethernet Subsystem Sèvi ak latansi ba 10G MAC Intel® FPGA IP nan aparèy Intel® Arria® 10
683347 | 2020.10.28
Nòt:
Ou ka jwenn aksè nan tout desen ki nan lis yo atravè editè paramèt paramèt IP 10G MAC Intel® FPGA IP Low Latency Ethernet nan lojisyèl Intel Quartus Prime, eksepte konsepsyon referans XAUI Ethernet. Ou ka jwenn konsepsyon referans XAUI Ethernet nan Design Store la.
Intel ofri IP MAC ak PHY separe pou subsistèm Ethernet 10M a 1G Multi-to pou asire aplikasyon fleksib. Ou ka enstansye Low Latency Ethernet 10G MAC Intel FPGA IP la ak 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE ak 10GBASE-KR PHY, oswa XAUI PHY ak Intel Arria 10 Transceiver Native PHY pou satisfè kondisyon konsepsyon diferan.
Enfòmasyon ki gen rapò
- Ba Latansi Ethernet 10G MAC Intel FPGA IP Gid Itilizatè
Bay enfòmasyon detaye sou enstans ak paramèt MAC IP la. - Ba Latansi Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Gid itilizatè
Bay enfòmasyon detaye sou enstans ak paramèt konsepsyon MAC la ansyenamples. - Gid itilizatè Intel Arria 10 transceiver PHY
Bay enfòmasyon detaye sou enstans ak paramèt PHY IP la. - Low Latansi Ethernet 10G MAC Debug Lis verifikasyon
- AN 699: Sèvi ak Altera Ethernet Design Toolkit la
Twous zouti sa a ede w konfigirasyon ak kouri desen referans Ethernet epi debogaj nenpòt pwoblèm ki gen rapò ak Ethernet. - Fault Tree Analiz pou pwoblèm koripsyon done 10G latansi ki ba
- Arria 10 Low Latency Ethernet 10G MAC ak XAUI PHY Konsepsyon referans
Ofri la files pou konsepsyon referans la.
1.1. Ba Latansi Ethernet 10G MAC ak Intel Arria 10 Transceiver natif natal PHY Intel FPGA IPs
Ou ka konfigirasyon Intel Arria 10 Transceiver Native PHY Intel FPGA IP pou aplike 10GBASE-R PHY ak kouch fizik espesifik Ethernet ki kouri nan pousantaj done 10.3125 Gbps jan sa defini nan Clause 49 spesifikasyon IEEE 802.3-2008 la.
Konfigirasyon sa a bay yon XGMII a Low Latency Ethernet 10G MAC Intel FPGA IP epi li aplike yon sèl-chanèl 10.3 Gbps PHY bay yon koneksyon dirèk ak yon modil optik SFP + lè l sèvi avèk spesifikasyon elektrik SFI.
Intel ofri de konsepsyon sous-sistèm Ethernet 10GBASE-R egzanpamples epi ou ka jenere desen sa yo dinamik lè l sèvi avèk Low Latency Ethernet 10G MAC Intel FPGA IP editè paramèt. Desen yo sipòte simulation fonksyonèl ak tès pyès ki nan konpitè sou twous devlopman Intel deziyen.
Figi 2. Chòk ak Reyajiste Scheme pou latansi ki ba Ethernet 10G MAC ak Intel Arria 10 transceiver natif natal PHY nan 10GBASE-R Design Example
Figi 3. Chòk ak Reyajiste Scheme pou latansi ki ba Ethernet 10G MAC ak Intel Arria 10 transceiver natif natal PHY nan 10GBASE-R Design Example ak Enskri Mode aktive
Enfòmasyon ki gen rapò
Ba Latansi Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Gid itilizatè
Bay enfòmasyon detaye sou enstans ak paramèt konsepsyon MAC la ansyenamples.
1.2. Ba Latansi Ethernet 10G MAC ak XAUI PHY Intel FPGA IP
XAUI PHY Intel FPGA IP bay yon XGMII pou Low Latency Ethernet 10G MAC Intel FPGA IP epi li aplike kat liy chak nan 3.125 Gbps nan koòdone PMD la.
XAUI PHY se yon aplikasyon espesifik kouch fizik nan lyen Ethernet 10 Gigabit ki defini nan spesifikasyon IEEE 802.3ae-2008.
Ou ka jwenn konsepsyon referans pou subsistèm 10GbE aplike lè l sèvi avèk Low Latency Ethernet 10G MAC ak XAUI PHY Intel FPGA IP nan Design Store. Konsepsyon an sipòte simulation fonksyonèl ak tès pyès ki nan konpitè sou twous devlopman Intel deziyen.
Figi 4. Chòk ak Reyajiste Scheme pou ba Latansi Ethernet 10G MAC ak XAUI PHY Konsepsyon referans 
Enfòmasyon ki gen rapò
- Arria 10 Low Latency Ethernet 10G MAC ak XAUI PHY Konsepsyon referans
Ofri la files pou konsepsyon referans la. - AN 794: Arria 10 Low Latency Ethernet 10G MAC ak XAUI PHY Konsepsyon referans
1.3. Ba Latansi Ethernet 10G MAC ak 1G/10GbE ak 10GBASEKR PHY Intel Arria 10 IP FPGA
1G/10GbE ak 10GBASE-KR PHY Intel Arria 10 FPGA IP bay MII, GMII ak XGMII pou Low Latency Ethernet 10G MAC Intel FPGA IP.
1G/10GbE ak 10GBASE-KR PHY Intel Arria 10 FPGA IP aplike yon seri PHY singlechannel 10Mbps/100Mbps/1Gbps/10Gbps. Desen yo bay yon koneksyon dirèk ak 1G/10GbE doub vitès SFP + modil pluggable, 10M-10GbE 10GBASE-T ak 10M/100M/1G/10GbE 1000BASE-T kòb kwiv mete ekstèn PHY aparèy, oswa koòdone chip-a-chip. Nwayo IP sa yo sipòte pousantaj done reconfigurable 10Mbps/100Mbps/1Gbps/10Gbps.
Intel ofri doub vitès 1G/10GbE ak milti-vitès 10Mb/100Mb/1Gb/10GbE konsepsyon ansyenamples epi ou ka jenere desen sa yo dinamik lè l sèvi avèk Low Latansi a
Ethernet 10G MAC Intel FPGA IP paramèt editè. Desen yo sipòte simulation fonksyonèl ak tès pyès ki nan konpitè sou twous devlopman Intel deziyen.
Enplemantasyon subsistèm Ethernet milti-vitès lè l sèvi avèk 1G/10GbE oswa 10GBASE-KR PHY Intel Arria 10 FPGA IP konsepsyon mande pou kontrent SDC manyèl pou revèy IP entèn PHY yo ak manyen revèy domèn revèy. Gade nan altera_eth_top.sdc file nan konsepsyon ansyen anampPou w konnen plis sou kontrent create_generated_clock, set_clock_groups ak set_false_path SDC ki nesesè yo.
Figi 5. Chòk ak Reyajiste Scheme pou latansi ki ba Ethernet 10G MAC ak Intel Arria 10 1G/10GbE ak 10GBASE-KR Design Example (1G/10GbE mòd)
Figi 6. Chòk ak Reyajiste Scheme pou latansi ki ba Ethernet 10G MAC ak Intel Arria 10 1G/10GbE ak 10GBASE-KR Design Example (10Mb/100Mb/1Gb/10GbE mòd)
Enfòmasyon ki gen rapò
Ba Latansi Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Gid itilizatè
Bay enfòmasyon detaye sou enstans ak paramèt konsepsyon MAC la ansyenamples.
1.4. Ba Latansi Ethernet 10G MAC ak 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IPs
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP pou aparèy Intel Arria 10 bay GMII ak XGMII pou Low Latency Ethernet 10G MAC Intel FPGA IP.
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP pou aparèy Intel Arria 10 aplike yon sèl-chanèl 1G/2.5G/5G/10Gbps seri PHY. Konsepsyon an bay yon koneksyon dirèk ak 1G / 2.5GbE modil SFP + pluggable vitès, MGBASE-T ak NBASE-T aparèy PHY ekstèn kwiv, oswa koòdone chip-a-chip. IP sa yo sipòte pousantaj done reconfigurable 1G/2.5G/5G/10Gbps.
Intel ofri doub vitès 1G/2.5GbE, milti-vitès 1G/2.5G/10GbE MGBASE-T, ak plizyè vitès 1G/2.5G/5G/10GbE MGBASE-T konsepsyon ansyen.amples epi ou ka jenere desen sa yo dinamik lè l sèvi avèk Low Latency Ethernet 10G MAC Intel FPGA IP editè paramèt. Desen yo sipòte simulation fonksyonèl ak tès pyès ki nan konpitè sou twous devlopman Intel deziyen.
Figi 7. Chòk ak Reyajiste Scheme pou latansi ki ba Ethernet 10G MAC ak 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G mòd)
Pou plizyè vitès 1G/2.5GbE ak 1G/2.5G/10GbE MBASE-T Ethernet enplemantasyon sous-sistèm lè l sèvi avèk 1G/2.5G/5G/10G Multi-pousantaj Ethernet PHY Intel FPGA IP, Intel rekòmande pou w kopye modil rekonfigurasyon transceiver (alt_mge_rcfg_a10. sv) bay ak desen an example. Modil sa a rekonfigire vitès chanèl transceiver la soti nan 1G a 2.5G, oswa nan 10G, ak vis vèrsa.
Plizyè vitès 1G/2.5GbE ak 1G/2.5G/10GbE MBASE-T Ethernet subsystem aplikasyon an mande tou manyèl kontrent SDC pou revèy entèn PHY IP yo.
ak revèy domèn travèse manyen. Gade nan altera_eth_top.sdc file nan konsepsyon ansyen anampPou w konnen plis sou kontrent create_generated_clock, set_clock_groups ak set_false_path SDC ki nesesè yo.
Figi 8. Chòk ak Reyajiste Scheme pou latansi ki ba Ethernet 10G MAC ak 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G/10GbE MBASE-T mòd) 
Figi 9. Chòk ak Reyajiste Scheme pou latansi ba Ethernet 10G MAC ak 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G/5G/10GbE NBASE-T mòd)
Enfòmasyon ki gen rapò
Ba Latansi Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Gid Itilizatè Bay enfòmasyon detaye sou enstansye ak paramètrize konsepsyon MAC examples.
1.5. Istwa revizyon dokiman pou AN 795: Enplemantasyon Gid pou 10G Ethernet Subsystem Sèvi ak latansi ba 10G MAC Intel FPGA IP nan aparèy Intel Arria 10
| Vèsyon dokiman an | Chanjman |
| 2020.10.28 | • Rebranded kòm Intel. • Chanje non dokiman an kòm AN 795: Implementing Guidelines for 10G Ethernet Subsystem Itilize Low Latency 10G MAC Intel FPGA IP nan Intel Arria 10 Devices. |
| Dat | Version | Chanjman |
| Fevriye-17 | 2017.02.01 | Premye lage. |
AN 795: Enplemantasyon Gid pou 10G Ethernet Subsystem Sèvi ak Low
Latansi 10G MAC Intel ® FPGA IP nan Intel® Arria® 10 Aparèy
Online Version
Voye Feedback
ID: 683347
Vèsyon: 2020.10.28
Dokiman / Resous
 |
Intel AN 795 Enplemantasyon Gid pou 10G Ethernet Subsystem Sèvi ak latansi ba 10G MAC [pdfGid Itilizatè AN 795 Enplemantasyon Gid pou 10G Ethernet Subsystem Sèvi ak Low Latency 10G MAC, AN 795, Enplemantasyon Gid pou 10G Ethernet Subsystem Sèvi ak Low Latency 10G MAC, Ethernet Subsystem Itilize Low Latency 10G MAC, Low Latency 10G MAC |
