AN 795 Smjernice za provedbu 10G
Ethernet podsustav koji koristi 10G MAC niske latencije
Upute za korištenje
AN 795 Implementacijske smjernice za 10G Ethernet podsustav koji koristi 10G MAC niske latencije
AN 795: Implementiranje smjernica za 10G Ethernet podsustav koji koristi 10G MAC niske latencije Intel FPGA® IP u uređajima Intel ® Arria® 10
Implementacija smjernica za 10G Ethernet podsustav koji koristi 10G MAC niske latencije Intel® FPGA IP u Intel® Arria® 10 uređajima
Smjernice za implementaciju pokazuju vam kako koristiti Intelov kontroler pristupa medijima s niskom latencijom 10G (MAC) i PHY IP-ove.
Slika 1. Intel® Arria® 10 Ethernet 10G MAC sustav niske latencije
Tablica 1. Intel® Arria® 10 Ethernet 10G MAC dizajna niske latencije
Ova tablica navodi sve dizajne Intel® Arria® 10 za Ethernet s niskom latencijom 10G MAC Intel FPGA IP.
| Dizajn Example | MAC varijanta | PHY | Komplet za razvoj |
| 10GBase-R Ethernet | 10G | Nativni PHY | Intel Arria 10 GX primopredajnik SI |
| 10GBase-R način registracije Ethernet |
10G | Nativni PHY | Intel Arria 10 GX primopredajnik SI |
| XAUI Ethernet | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| 1G/10G Ethernet | 1G/10G | 1G/10GbE i 10GBASE-KR PHY | Intel Arria 10 GX primopredajnik SI |
| 1G/10G Ethernet s 1588 | 1G/10G | 1G/10GbE i 10GBASE-KR PHY | Intel Arria 10 GX primopredajnik SI |
| 10M/100M/1G/10G Ethernet | 10M/100M/1G/10G | 1G/10GbE i 10GBASE-KR PHY | Intel Arria 10 GX primopredajnik SI |
| 10M/100M/1G/10G Ethernet sa 1588 |
10M/100M/1G/10G | 1G/10GbE i 10GBASE-KR PHY | Intel Arria 10 GX primopredajnik SI |
| 1G/2.5G Ethernet | 1G/2.5G | 1G/2.5G/5G/10G Ethernet PHY s više brzina |
Intel Arria 10 GX primopredajnik SI |
| 1G/2.5G Ethernet s 1588 | 1G/2.5G | 1G/2.5G/5G/10G Ethernet PHY s više brzina |
Intel Arria 10 GX primopredajnik SI |
| 1G/2.5G/10G Ethernet | 1G/2.5G/10G | 1G/2.5G/5G/10G Ethernet PHY s više brzina |
Intel Arria 10 GX primopredajnik SI |
| 10G USXGMII Ethernet | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G Ethernet PHY s više brzina |
Intel Arria 10 GX primopredajnik SI |
Intel Corporation. Sva prava pridržana. Intel, Intelov logotip i druge Intelove oznake zaštitni su znakovi Intel Corporation ili njegovih podružnica. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo koje vrijeme bez prethodne najave. Intel ne preuzima nikakvu odgovornost niti obvezu proizašlu iz primjene ili upotrebe bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Klijentima Intela savjetuje se da nabave najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga.
*Druga imena i robne marke mogu se smatrati vlasništvom drugih.
1. Implementacija smjernica za 10G Ethernet podsustav koji koristi 10G MAC niske latencije Intel® FPGA IP u Intel® Arria® 10 uređajima
683347 | 2020.10.28
Bilješka:
Svim navedenim dizajnima možete pristupiti putem Ethernet 10G MAC niske latencije Intel® FPGA IP uređivača parametara u softveru Intel Quartus Prime, osim XAUI Ethernet referentnog dizajna. XAUI Ethernet referentni dizajn možete dobiti u Design Storeu.
Intel nudi zasebne MAC i PHY IP adrese za 10M do 1G Ethernet podsustave s više brzina kako bi se osigurala fleksibilna implementacija. Možete instancirati Low Latency Ethernet 10G MAC Intel FPGA IP s 1G/2.5G/5G/10G Ethernet PHY s više brzina, Intel Arria 10 1G/10GbE i 10GBASE-KR PHY ili XAUI PHY i Intel Arria 10 primopredajnik Native PHY za zadovoljiti različite zahtjeve dizajna.
Povezane informacije
- Low Latency Ethernet 10G MAC Intel FPGA IP korisnički priručnik
Pruža detaljne informacije o instanciranju i parametriziranju MAC IP-a. - Ethernet niske latence 10G MAC Intel Arria 10 FPGA IP dizajn Example Korisnički priručnik
Pruža detaljne informacije o instanciranju i parametriziranju MAC dizajna npramples. - Korisnički priručnik za Intel Arria 10 primopredajnik PHY
Pruža detaljne informacije o instanciranju i parametriziranju PHY IP-a. - Kontrolni popis za uklanjanje pogrešaka za Ethernet 10G MAC niske latencije
- AN 699: Korištenje Altera Ethernet Design Toolkita
Ovaj skup alata vam pomaže da konfigurirate i pokrenete Ethernet referentne dizajne, kao i da otklonite sve probleme povezane s Ethernetom. - Analiza stabla grešaka za problem s oštećenjem 10G MAC podataka s niskom latencijom
- Arria 10 Low Latency Ethernet 10G MAC i XAUI PHY referentni dizajn
Pruža files za referentni dizajn.
1.1. Niska latencija Ethernet 10G MAC i Intel Arria 10 primopredajnik Izvorni PHY Intel FPGA IP
Možete konfigurirati Intel Arria 10 primopredajnik Native PHY Intel FPGA IP za implementaciju 10GBASE-R PHY s fizičkim slojem specifičnim za Ethernet koji radi pri brzini prijenosa podataka od 10.3125 Gbps kako je definirano u klauzuli 49 specifikacije IEEE 802.3-2008.
Ova konfiguracija pruža XGMII do Etherneta niske latencije 10G MAC Intel FPGA IP i implementira jednokanalni 10.3 Gbps PHY koji pruža izravnu vezu sa SFP+ optičkim modulom koristeći SFI električnu specifikaciju.
Intel nudi dva dizajna 10GBASE-R Ethernet podsustava nprampdatoteke i možete dinamički generirati ove dizajne koristeći Low Latency Ethernet 10G MAC Intel FPGA IP uređivač parametara. Dizajni podržavaju funkcionalnu simulaciju i testiranje hardvera na određenim Intelovim razvojnim kompletima.
Slika 2. Shema takta i resetiranja za Ethernet 10G MAC niske latencije i izvorni PHY primopredajnik Intel Arria 10 u 10GBASE-R dizajnu Example
Slika 3. Shema takta i resetiranja za Ethernet 10G MAC niske latencije i izvorni PHY primopredajnik Intel Arria 10 u 10GBASE-R dizajnu Example s Registrom Način rada omogućen
Povezane informacije
Ethernet niske latence 10G MAC Intel Arria 10 FPGA IP dizajn Example Korisnički priručnik
Pruža detaljne informacije o instanciranju i parametriziranju MAC dizajna npramples.
1.2. Niska latencija Ethernet 10G MAC i XAUI PHY Intel FPGA IP-ovi
XAUI PHY Intel FPGA IP pruža XGMII do Etherneta niske latencije 10G MAC Intel FPGA IP i implementira četiri staze svaku pri 3.125 Gbps na PMD sučelju.
XAUI PHY je specifična implementacija fizičkog sloja 10 Gigabit Ethernet veze definirane u specifikaciji IEEE 802.3ae-2008.
Referentni dizajn za 10GbE podsustav implementiran pomoću Etherneta niske latencije 10G MAC-a i XAUI PHY Intel FPGA IP-ova možete dobiti u Design Storeu. Dizajn podržava funkcionalnu simulaciju i testiranje hardvera na određenom Intelovom razvojnom kompletu.
Slika 4. Shema takta i resetiranja za Ethernet 10G MAC i XAUI PHY referentni dizajn niske latencije 
Povezane informacije
- Arria 10 Low Latency Ethernet 10G MAC i XAUI PHY referentni dizajn
Pruža files za referentni dizajn. - AN 794: Arria 10 Low Latency Ethernet 10G MAC i XAUI PHY referentni dizajn
1.3. Ethernet niske latence 10G MAC i 1G/10GbE i 10GBASEKR PHY Intel Arria 10 FPGA IP
1G/10GbE i 10GBASE-KR PHY Intel Arria 10 FPGA IP pružaju MII, GMII i XGMII do Etherneta niske latencije 10G MAC Intel FPGA IP.
1G/10GbE i 10GBASE-KR PHY Intel Arria 10 FPGA IP implementiraju jednokanalni 10Mbps/100Mbps/1Gbps/10Gbps serijski PHY. Dizajni omogućuju izravnu vezu s 1G/10GbE dvobrzinskim SFP+ priključnim modulima, 10M–10GbE 10GBASE-T i 10M/100M/1G/10GbE 1000BASE-T bakrenim vanjskim PHY uređajima ili sučeljima između čipova. Ove IP jezgre podržavaju rekonfigurabilne brzine prijenosa podataka od 10Mbps/100Mbps/1Gbps/10Gbps.
Intel nudi dvobrzinski 1G/10GbE i višebrzinski 10Mb/100Mb/1Gb/10GbE dizajn pr.ampdatoteke i možete generirati te dizajne dinamički koristeći Low Latency
Ethernet 10G MAC Intel FPGA IP uređivač parametara. Dizajni podržavaju funkcionalnu simulaciju i testiranje hardvera na određenom Intelovom razvojnom kompletu.
Implementacija podsustava Etherneta s više brzina koja koristi 1G/10GbE ili 10GBASE-KR PHY Intel Arria 10 FPGA IP dizajn zahtijeva ručna ograničenja SDC-a za interne PHY IP satove i upravljanje prelaskom domene sata. Pogledajte altera_eth_top.sdc file u dizajnu prampsaznajte više o potrebnim ograničenjima create_generated_clock, set_clock_groups i set_false_path SDC.
Slika 5. Shema takta i resetiranja za Ethernet 10G MAC niske latencije i Intel Arria 10 1G/10GbE i 10GBASE-KR dizajn Example (1G/10GbE način)
Slika 6. Shema takta i resetiranja za Ethernet 10G MAC niske latencije i Intel Arria 10 1G/10GbE i 10GBASE-KR dizajn Example (10Mb/100Mb/1Gb/10GbE način)
Povezane informacije
Ethernet niske latence 10G MAC Intel Arria 10 FPGA IP dizajn Example Korisnički priručnik
Pruža detaljne informacije o instanciranju i parametriziranju MAC dizajna npramples.
1.4. Ethernet niske latence 10G MAC i 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IP-ovi
1G/2.5G/5G/10G Ethernet PHY s više brzina Intel FPGA IP za Intel Arria 10 uređaje pruža GMII i XGMII Ethernetu niske latencije 10G MAC Intel FPGA IP-u.
1G/2.5G/5G/10G Ethernet PHY s više brzina Intel FPGA IP za uređaje Intel Arria 10 implementira jednokanalni 1G/2.5G/5G/10Gbps serijski PHY. Dizajn omogućuje izravnu vezu s 1G/2.5GbE dvobrzinskim SFP+ priključnim modulima, MGBASE-T i NBASE-T bakrenim vanjskim PHY uređajima ili sučeljima između čipova. Ovi IP-ovi podržavaju rekonfigurabilne brzine prijenosa podataka 1G/2.5G/5G/10Gbps.
Intel nudi dvobrzinski 1G/2.5GbE, višebrzinski 1G/2.5G/10GbE MGBASE-T i višebrzinski 1G/2.5G/5G/10GbE MGBASE-T dizajn exampdatoteke i možete dinamički generirati ove dizajne koristeći Low Latency Ethernet 10G MAC Intel FPGA IP uređivač parametara. Dizajni podržavaju funkcionalnu simulaciju i testiranje hardvera na određenom Intelovom razvojnom kompletu.
Slika 7. Shema taktiranja i resetiranja za Ethernet 10G MAC i 1G/2.5G/5G/10G Ethernet s više brzina PHY dizajna s niskom latencijomample (1G/2.5G način)
Za višebrzinske 1G/2.5GbE i 1G/2.5G/10GbE MBASE-T Ethernet implementacije podsustava koji koriste 1G/2.5G/5G/10G Ethernet više brzina PHY Intel FPGA IP, Intel preporučuje kopiranje modula za rekonfiguraciju primopredajnika (alt_mge_rcfg_a10. sv) isporučen s dizajnom example. Ovaj modul rekonfigurira brzinu kanala primopredajnika s 1G na 2.5G ili na 10G i obrnuto.
Implementacija 1G/2.5GbE i 1G/2.5G/10GbE MBASE-T Ethernet podsustava također zahtijeva ručna SDC ograničenja za interne PHY IP satove
i rukovanje križanjem domene sata. Pogledajte altera_eth_top.sdc file u dizajnu prampsaznajte više o potrebnim ograničenjima create_generated_clock, set_clock_groups i set_false_path SDC.
Slika 8. Shema taktiranja i resetiranja za Ethernet 10G MAC i 1G/2.5G/5G/10G Ethernet s više brzina PHY dizajna s niskom latencijomample (1G/2.5G/10GbE MBASE-T način) 
Slika 9. Shema takta i poništavanja za Ethernet 10G MAC niske latencije i 1G/2.5G/5G/10G višebrzinski Ethernet PHY dizajn Example (1G/2.5G/5G/10GbE NBASE-T način)
Povezane informacije
Ethernet niske latence 10G MAC Intel Arria 10 FPGA IP dizajn Example Korisnički vodič Pruža detaljne informacije o instanciranju i parametriziranju MAC dizajna npramples.
1.5. Povijest revizija dokumenta za AN 795: Implementacija smjernica za 10G Ethernet podsustav koji koristi 10G MAC niske latencije Intel FPGA IP u uređajima Intel Arria 10
| Verzija dokumenta | Promjene |
| 2020.10.28 | • Rebranded u Intel. • Preimenovao dokument u AN 795: Implementiranje smjernica za 10G Ethernet podsustav koji koristi 10G MAC niske latencije Intel FPGA IP u uređajima Intel Arria 10. |
| Datum | Verzija | Promjene |
| veljače-17 | 2017.02.01 | Početno izdanje. |
AN 795: Implementacijske smjernice za 10G Ethernet podsustav koji koristi niske
Latencija 10G MAC Intel® FPGA IP u Intel® Arria® 10 uređajima
Internetska inačica
Pošaljite povratne informacije
ID: 683347
Verzija: 2020.10.28
Dokumenti / Resursi
 |
intel AN 795 Implementacijske smjernice za 10G Ethernet podsustav koji koristi 10G MAC niske latencije [pdf] Korisnički priručnik AN 795 Implementacijske smjernice za 10G Ethernet podsustav koji koristi nisku latenciju 10G MAC, AN 795, Implementacijske smjernice za 10G Ethernet podsustav koji koristi nisku latenciju 10G MAC, Ethernet podsustav koji koristi nisku latenciju 10G MAC, nisku latenciju 10G MAC |
