Diretrizes de implementação AN 795 para 10G
Subsistema Ethernet usando MAC 10G de baixa latência
Guia do usuário
Diretrizes de implementação AN 795 para subsistema Ethernet 10G usando MAC 10G de baixa latência
AN 795: Diretrizes de implementação para subsistema Ethernet 10G usando MAC 10G de baixa latência Intel FPGA® IP em dispositivos Intel ® Arria® 10
Diretrizes de implementação para o subsistema Ethernet 10G usando MAC 10G de baixa latência Intel ® FPGA IP em dispositivos Intel ® Arria® 10
As diretrizes de implementação mostram como usar o controlador de acesso de mídia (MAC) 10G de baixa latência da Intel e IPs PHY.
Figura 1. Sistema MAC Intel® Arria® 10 Low Latency Ethernet 10G
Tabela 1. Projetos MAC Intel® Arria® 10 Low Latency Ethernet 10G
Esta tabela lista todos os designs Intel® Arria® 10 para IP de FPGA Intel FPGA Intel 10G MAC de baixa latência.
| Projeto Example | Variante MAC | FÍSICA | Kit de desenvolvimento |
| Ethernet 10GBase-R | 10G | PHY nativo | Transceptor Intel Arria 10 GX SI |
| Modo de Registro 10GBase-R Ethernet |
10G | PHY nativo | Transceptor Intel Arria 10 GX SI |
| Ethernet XAUI | 10G | XAUI PHY | FPGA Intel Arria 10 GX |
| Ethernet 1G / 10G | 1G/10G | 1G/10GbE e 10GBASE-KR PHY | Transceptor Intel Arria 10 GX SI |
| Ethernet 1G/10G com 1588 | 1G/10G | 1G/10GbE e 10GBASE-KR PHY | Transceptor Intel Arria 10 GX SI |
| Ethernet 10M/100M/1G/10G | 10M/100M/1G/10G | 1G/10GbE e 10GBASE-KR PHY | Transceptor Intel Arria 10 GX SI |
| Ethernet 10M/100M/1G/10G com 1588 |
10M/100M/1G/10G | 1G/10GbE e 10GBASE-KR PHY | Transceptor Intel Arria 10 GX SI |
| Ethernet 1G / 2.5G | 1G/2.5G | 1G/2.5G/5G/10G Ethernet multitaxa PHY |
Transceptor Intel Arria 10 GX SI |
| Ethernet 1G/2.5G com 1588 | 1G/2.5G | 1G/2.5G/5G/10G Ethernet multitaxa PHY |
Transceptor Intel Arria 10 GX SI |
| Ethernet 1G/2.5G/10G | 1G/2.5G/10G | 1G/2.5G/5G/10G Ethernet multitaxa PHY |
Transceptor Intel Arria 10 GX SI |
| Ethernet 10G USXGMII | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G Ethernet multitaxa PHY |
Transceptor Intel Arria 10 GX SI |
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1. Diretrizes de implementação para subsistema Ethernet 10G usando MAC 10G de baixa latência Intel® FPGA IP em dispositivos Intel® Arria® 10
683347 | 2020.10.28
Observação:
Você pode acessar todos os designs listados por meio do editor de parâmetros IP Intel® FPGA IP de baixa latência Ethernet 10G MAC no software Intel Quartus Prime, exceto para o design de referência XAUI Ethernet. Você pode obter o design de referência XAUI Ethernet na Design Store.
A Intel oferece IPs MAC e PHY separados para os subsistemas Ethernet multitaxa de 10M a 1G para garantir uma implementação flexível. Você pode instanciar a Ethernet de baixa latência 10G MAC Intel FPGA IP com 1G/2.5G/5G/10G Ethernet multitaxa PHY, Intel Arria 10 1G/10GbE e 10GBASE-KR PHY, ou XAUI PHY e Intel Arria 10 Transceiver Native PHY para atender diferentes requisitos de projeto.
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Fornece o files para o projeto de referência.
1.1. Ethernet de baixa latência 10G MAC e Intel Arria 10 Transceptor Nativo PHY Intel FPGA IPs
Você pode configurar o Intel Arria 10 Transceiver Native PHY Intel FPGA IP para implementar o 10GBASE-R PHY com a camada física específica de Ethernet executando a taxa de dados de 10.3125 Gbps, conforme definido na Cláusula 49 da especificação IEEE 802.3-2008.
Essa configuração fornece um XGMII para Ethernet de baixa latência 10G MAC Intel FPGA IP e implementa um PHY de 10.3 Gbps de canal único, fornecendo uma conexão direta a um módulo óptico SFP+ usando a especificação elétrica SFI.
A Intel oferece dois projetos de subsistema Ethernet 10GBASE-R exampArquivos e você pode gerar esses projetos dinamicamente usando o editor de parâmetro IP FPGA Intel FPGA Intel 10G MAC de baixa latência. Os projetos suportam simulação funcional e teste de hardware em kits de desenvolvimento Intel designados.
Figura 2. Esquema de clock e redefinição para Ethernet de baixa latência 10G MAC e Intel Arria 10 Transceptor Nativo PHY em 10GBASE-R Design Exasimples
Figura 3. Esquema de clock e redefinição para Ethernet de baixa latência 10G MAC e Intel Arria 10 Transceptor Nativo PHY em 10GBASE-R Design Examparquivo com registro Modo ativado
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1.2. Ethernet de baixa latência 10G MAC e IPs XAUI PHY Intel FPGA
O XAUI PHY Intel FPGA IP fornece um IP XGMII para Ethernet de baixa latência 10G MAC Intel FPGA e implementa quatro faixas cada uma a 3.125 Gbps na interface PMD.
O XAUI PHY é uma implementação de camada física específica do link 10 Gigabit Ethernet definido na especificação IEEE 802.3ae-2008.
Você pode obter o design de referência para o subsistema 10GbE implementado usando Low Latency Ethernet 10G MAC e XAUI PHY Intel FPGA IPs da Design Store. O design suporta simulação funcional e teste de hardware no kit de desenvolvimento Intel designado.
Figura 4. Esquema de clock e redefinição para Ethernet de baixa latência 10G MAC e projeto de referência XAUI PHY 
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1.3. Ethernet de baixa latência 10G MAC e 1G/10GbE e 10GBASEKR PHY IPs Intel Arria 10 FPGA
O 1G/10GbE e 10GBASE-KR PHY Intel Arria 10 FPGA IP fornecem MII, GMII e XGMII para Low Latency Ethernet 10G MAC Intel FPGA IP.
O 1G/10GbE e 10GBASE-KR PHY Intel Arria 10 FPGA IP implementam um PHY serial 10Mbps/100Mbps/1Gbps/10Gbps de canal único. Os designs fornecem uma conexão direta a módulos conectáveis SFP+ de velocidade dupla 1G/10GbE, dispositivos PHY externos de cobre 10M–10GbE 10GBASE-T e 10M/100M/1G/10GbE 1000BASE-T ou interfaces chip a chip. Esses núcleos IP suportam taxas de dados reconfiguráveis de 10 Mbps/100 Mbps/1 Gbps/10 Gbps.
A Intel oferece design de 1G/10GbE de velocidade dupla e 10Mb/100Mb/1Gb/10GbE de várias velocidades examparquivos e você pode gerar esses designs dinamicamente usando o Low Latency
Editor de parâmetros IP Ethernet 10G MAC Intel FPGA. Os projetos suportam simulação funcional e teste de hardware no kit de desenvolvimento designado da Intel.
A implementação do subsistema Ethernet multivelocidade usando 1G/10GbE ou 10GBASE-KR PHY Intel Arria 10 FPGA IP design requer restrições SDC manuais para os relógios IP PHY internos e manipulação de cruzamento de domínio de relógio. Consulte o altera_eth_top.sdc file no projeto example para saber mais sobre as restrições obrigatórias do SDC create_generated_clock, set_clock_groups e set_false_path.
Figura 5. Esquema de clock e redefinição para Ethernet de baixa latência 10G MAC e Intel Arria 10 1G/10GbE e 10GBASE-KR Design Example (Modo 1G/10GbE)
Figura 6. Esquema de clock e redefinição para Ethernet de baixa latência 10G MAC e Intel Arria 10 1G/10GbE e 10GBASE-KR Design Examparquivo (Modo 10Mb/100Mb/1Gb/10GbE)
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1.4. Ethernet de baixa latência 10G MAC e 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IPs
O 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP para dispositivos Intel Arria 10 fornece GMII e XGMII para o Low Latency Ethernet 10G MAC Intel FPGA IP.
O 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP para dispositivos Intel Arria 10 implementa um canal único 1G/2.5G/5G/10Gbps serial PHY. O design fornece uma conexão direta com módulos conectáveis SFP+ de velocidade dupla 1G/2.5GbE, dispositivos PHY externos de cobre MGBASE-T e NBASE-T ou interfaces chip a chip. Esses IPs suportam taxas de dados reconfiguráveis de 1G/2.5G/5G/10Gbps.
A Intel oferece 1G/2.5GbE de velocidade dupla, 1G/2.5G/10GbE MGBASE-T de várias velocidades e 1G/2.5G/5G/10GbE MGBASE-T de várias velocidades exampArquivos e você pode gerar esses projetos dinamicamente usando o editor de parâmetro IP FPGA Intel FPGA Intel 10G MAC de baixa latência. Os projetos suportam simulação funcional e teste de hardware no kit de desenvolvimento designado da Intel.
Figura 7. Esquema de clock e redefinição para Ethernet de baixa latência 10G MAC e 1G/2.5G/5G/10G Ethernet multitaxa PHY Design Example (Modo 1G/2.5G)
Para implementações de subsistema Ethernet 1G/2.5GbE e 1G/2.5G/10GbE MBASE-T multivelocidade usando 1G/2.5G/5G/10G Ethernet multitaxa PHY Intel FPGA IP, a Intel recomenda que você copie o módulo de reconfiguração do transceptor (alt_mge_rcfg_a10. sv) fornecido com o projeto example. Este módulo reconfigura a velocidade do canal do transceptor de 1G para 2.5G ou para 10G e vice-versa.
A implementação do subsistema MBASE-T Ethernet multivelocidade 1G/2.5GbE e 1G/2.5G/10GbE também requer restrições SDC manuais para os relógios IP PHY internos
e manipulação de cruzamento de domínio de relógio. Consulte o altera_eth_top.sdc file no projeto example para saber mais sobre as restrições obrigatórias do SDC create_generated_clock, set_clock_groups e set_false_path.
Figura 8. Esquema de clock e redefinição para Ethernet de baixa latência 10G MAC e 1G/2.5G/5G/10G Ethernet multitaxa PHY Design Example (Modo 1G/2.5G/10GbE MBASE-T) 
Figura 9. Esquema de clock e redefinição para Ethernet de baixa latência 10G MAC e 1G/2.5G/5G/10G Ethernet multitaxa Projeto PHY Example (modo 1G/2.5G/5G/10GbE NBASE-T)
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1.5. Histórico de revisão de documento para AN 795: Diretrizes de implementação para subsistema Ethernet 10G usando MAC 10G de baixa latência Intel FPGA IP em dispositivos Intel Arria 10
| Versão do documento | Mudanças |
| 2020.10.28 | • Renomeado como Intel. • Renomeado o documento como AN 795: Diretrizes de implementação para subsistema Ethernet 10G usando IP FPGA Intel 10G MAC de baixa latência em dispositivos Intel Arria 10. |
| Data | Versão | Mudanças |
| Fevereiro-17 | 2017.02.01 | Lançamento inicial. |
AN 795: Diretrizes de implementação para subsistema Ethernet 10G usando baixo
Latência 10G MAC Intel ® FPGA IP em dispositivos Intel® Arria® 10
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Identificação: 683347
Versão: 2020.10.28
Documentos / Recursos
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