Directives de mise en œuvre AN 795 pour 10G
Sous-système Ethernet utilisant un MAC 10G à faible latence
Guide de l'utilisateur
Directives de mise en œuvre AN 795 pour le sous-système Ethernet 10G utilisant un MAC 10G à faible latence
AN 795 : Directives de mise en œuvre pour le sous-système Ethernet 10G utilisant un MAC 10G à faible latence Intel FPGA® IP dans les périphériques Intel ® Arria® 10
Directives de mise en œuvre pour le sous-système Ethernet 10G utilisant une IP FPGA Intel® 10G MAC à faible latence dans les périphériques Intel® Arria® 10
Les instructions de mise en œuvre vous montrent comment utiliser le contrôleur d'accès au support (MAC) et les adresses IP PHY à faible latence 10G d'Intel.
Figure 1. Système MAC Intel® Arria® 10 Ethernet 10G à faible latence
Tableau 1. Conceptions MAC Ethernet 10G à faible latence Intel® Arria® 10
Ce tableau répertorie toutes les conceptions Intel® Arria® 10 pour Intel FPGA IP 10G MAC Ethernet à faible latence.
| Ex de conceptionample | Variante MAC | PHY | Kit de développement |
| Ethernet 10GBase-R | 10 G | PHY natif | Émetteur-récepteur Intel Arria 10 GX SI |
| Mode d'enregistrement 10GBase-R Ethernet |
10 G | PHY natif | Émetteur-récepteur Intel Arria 10 GX SI |
| Ethernet XAUI | 10 G | XAUI PHY | FPGA Intel Arria 10 GX |
| Ethernet 1G / 10G | 1G/10G | PHY 1G/10GbE et 10GBASE-KR | Émetteur-récepteur Intel Arria 10 GX SI |
| Ethernet 1G/10G avec 1588 | 1G/10G | PHY 1G/10GbE et 10GBASE-KR | Émetteur-récepteur Intel Arria 10 GX SI |
| Ethernet 10M/100M/1G/10G | 10M/100M/1G/10G | PHY 1G/10GbE et 10GBASE-KR | Émetteur-récepteur Intel Arria 10 GX SI |
| Ethernet 10M/100M/1G/10G avec 1588 |
10M/100M/1G/10G | PHY 1G/10GbE et 10GBASE-KR | Émetteur-récepteur Intel Arria 10 GX SI |
| Ethernet 1G / 2.5G | 1G/2.5G | 1G/2.5G/5G/10G PHY Ethernet multi-débit |
Émetteur-récepteur Intel Arria 10 GX SI |
| Ethernet 1G/2.5G avec 1588 | 1G/2.5G | 1G/2.5G/5G/10G PHY Ethernet multi-débit |
Émetteur-récepteur Intel Arria 10 GX SI |
| Ethernet 1G/2.5G/10G | 1G/2.5G/10G | 1G/2.5G/5G/10G PHY Ethernet multi-débit |
Émetteur-récepteur Intel Arria 10 GX SI |
| Ethernet 10G USXGMII | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G PHY Ethernet multi-débit |
Émetteur-récepteur Intel Arria 10 GX SI |
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1. Directives de mise en œuvre pour le sous-système Ethernet 10G utilisant une IP FPGA Intel® MAC 10G à faible latence dans les périphériques Intel® Arria® 10
683347 | 2020.10.28
Note:
Vous pouvez accéder à toutes les conceptions répertoriées via l'éditeur de paramètres IP Intel® FPGA MAC Ethernet à faible latence 10G dans le logiciel Intel Quartus Prime, à l'exception de la conception de référence Ethernet XAUI. Vous pouvez obtenir la conception de référence XAUI Ethernet dans le Design Store.
Intel propose des adresses IP MAC et PHY distinctes pour les sous-systèmes Ethernet multidébit 10M à 1G afin de garantir une mise en œuvre flexible. Vous pouvez instancier l'IP Intel FPGA MAC Ethernet 10G à faible latence avec 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE et 10GBASE-KR PHY, ou XAUI PHY et Intel Arria 10 Transceiver Native PHY pour répondre à différentes exigences de conception.
Informations connexes
- Guide de l'utilisateur Intel FPGA IP Ethernet à faible latence 10G MAC
Fournit des informations détaillées sur l'instanciation et le paramétrage de l'adresse IP MAC. - Ethernet à faible latence 10G MAC Intel Arria 10 FPGA IP Design Example Guide de l'utilisateur
Fournit des informations détaillées sur l'instanciation et le paramétrage de la conception MAC examples. - Guide de l'utilisateur PHY de l'émetteur-récepteur Intel Arria 10
Fournit des informations détaillées sur l'instanciation et le paramétrage de l'IP PHY. - Liste de contrôle de débogage MAC Ethernet 10G à faible latence
- AN 699 : Utilisation de la boîte à outils Altera Ethernet Design
Cette boîte à outils vous aide à configurer et à exécuter des conceptions de référence Ethernet ainsi qu'à déboguer tout problème lié à Ethernet. - Analyse de l'arborescence des pannes pour le problème de corruption des données MAC 10G à faible latence
- Conception de référence Arria 10 Ethernet 10G à faible latence MAC et XAUI PHY
Fournit le files pour la conception de référence.
1.1. MAC Ethernet 10G à faible latence et émetteur-récepteur Intel Arria 10 PHY natif Intel FPGA IP
Vous pouvez configurer l'IP Intel FPGA PHY natif de l'émetteur-récepteur Intel Arria 10 pour implémenter le PHY 10GBASE-R avec la couche physique spécifique Ethernet fonctionnant à un débit de données de 10.3125 Gbit/s, comme défini dans la clause 49 de la spécification IEEE 802.3-2008.
Cette configuration fournit une IP Intel FPGA XGMII à Ethernet 10G à faible latence MAC et implémente un PHY 10.3 Gbit/s à canal unique fournissant une connexion directe à un module optique SFP+ utilisant la spécification électrique SFI.
Intel propose deux conceptions de sous-systèmes Ethernet 10GBASE-R exampfichiers et vous pouvez générer ces conceptions dynamiquement à l'aide de l'éditeur de paramètres IP Intel FPGA MAC Intel à faible latence 10G. Les conceptions prennent en charge la simulation fonctionnelle et les tests matériels sur des kits de développement Intel désignés.
Figure 2. Schéma de synchronisation et de réinitialisation pour MAC Ethernet 10G à faible latence et PHY natif de l'émetteur-récepteur Intel Arria 10 dans la conception 10GBASE-R Exaexemple
Figure 3. Schéma de synchronisation et de réinitialisation pour MAC Ethernet 10G à faible latence et PHY natif de l'émetteur-récepteur Intel Arria 10 dans la conception 10GBASE-R Example avec registre Mode activé
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Ethernet à faible latence 10G MAC Intel Arria 10 FPGA IP Design Example Guide de l'utilisateur
Fournit des informations détaillées sur l'instanciation et le paramétrage de la conception MAC examples.
1.2. Ethernet 10G à faible latence MAC et XAUI PHY Intel FPGA IP
Le XAUI PHY Intel FPGA IP fournit un XGMII à Low Latency Ethernet 10G MAC Intel FPGA IP et implémente quatre voies chacune à 3.125 Gbps à l'interface PMD.
Le XAUI PHY est une implémentation de couche physique spécifique de la liaison Ethernet 10 Gigabit définie dans la spécification IEEE 802.3ae-2008.
Vous pouvez obtenir la conception de référence pour le sous-système 10GbE implémenté à l'aide des adresses IP Intel FPGA 10G Ethernet à faible latence et XAUI PHY auprès de Design Store. La conception prend en charge la simulation fonctionnelle et les tests matériels sur le kit de développement Intel désigné.
Figure 4. Schéma de synchronisation et de réinitialisation pour la conception de référence Ethernet 10G MAC et XAUI PHY à faible latence 
Informations connexes
- Conception de référence Arria 10 Ethernet 10G à faible latence MAC et XAUI PHY
Fournit le files pour la conception de référence. - AN 794 : Arria 10 Low Latency Ethernet 10G MAC et XAUI PHY Design de référence
1.3. Ethernet 10G à faible latence MAC et IP 1G/10GbE et 10GBASEKR PHY Intel Arria 10 FPGA
L'IP FPGA Intel Arria 1 PHY 10G/10GbE et 10GBASE-KR fournit MII, GMII et XGMII à l'IP FPGA Intel 10G MAC Ethernet à faible latence.
L'IP FPGA Intel Arria 1 PHY 10G/10GbE et 10GBASE-KR implémente un PHY série monocanal 10Mbps/100Mbps/1Gbps/10Gbps. Les conceptions fournissent une connexion directe aux modules enfichables SFP+ à double vitesse 1G/10GbE, aux périphériques PHY externes en cuivre 10M–10GbE 10GBASE-T et 10M/100M/1G/10GbE 1000BASE-T, ou aux interfaces puce à puce. Ces cœurs IP prennent en charge des débits de données reconfigurables de 10 Mbps/100 Mbps/1 Gbps/10 Gbps.
Intel propose une conception à double vitesse 1G/10GbE et à plusieurs vitesses 10Mb/100Mb/1Gb/10GbE exampfichiers et vous pouvez générer ces conceptions dynamiquement en utilisant le Low Latency
Éditeur de paramètres IP Ethernet 10G MAC Intel FPGA. Les conceptions prennent en charge la simulation fonctionnelle et les tests matériels sur le kit de développement Intel désigné.
La mise en œuvre du sous-système Ethernet à plusieurs vitesses utilisant la conception IP FPGA Intel Arria 1 PHY 10G/10GbE ou 10GBASE-KR nécessite des contraintes SDC manuelles pour les horloges IP PHY internes et la gestion du croisement de domaine d'horloge. Reportez-vous à altera_eth_top.sdc file dans la conception example pour en savoir plus sur les contraintes SDC requises create_generated_clock, set_clock_groups et set_false_path.
Figure 5. Schéma de synchronisation et de réinitialisation pour MAC Ethernet 10G à faible latence et Intel Arria 10 1G/10GbE et 10GBASE-KR Design Example (Mode 1G/10GbE)
Figure 6. Schéma de synchronisation et de réinitialisation pour MAC Ethernet 10G à faible latence et Intel Arria 10 1G/10GbE et 10GBASE-KR Design Example (Mode 10Mb/100Mb/1Gb/10GbE)
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Ethernet à faible latence 10G MAC Intel Arria 10 FPGA IP Design Example Guide de l'utilisateur
Fournit des informations détaillées sur l'instanciation et le paramétrage de la conception MAC examples.
1.4. Ethernet 10G à faible latence MAC et 1G/2.5G/5G/10G Ethernet MultiRate PHY Intel FPGA IP
L'IP FPGA Intel PHY Ethernet multi-débit 1G/2.5G/5G/10G pour les appareils Intel Arria 10 fournit GMII et XGMII à l'IP FPGA Intel MAC Ethernet 10G à faible latence.
L'IP Intel FPGA 1G/2.5G/5G/10G Multi-Rate Ethernet PHY pour les appareils Intel Arria 10 implémente un PHY série 1G/2.5G/5G/10Gbps à canal unique. La conception fournit une connexion directe aux modules enfichables SFP+ à double vitesse 1G/2.5 GbE, aux périphériques PHY externes en cuivre MGBASE-T et NBASE-T ou aux interfaces puce à puce. Ces IP prennent en charge les débits de données reconfigurables 1G/2.5G/5G/10Gbps.
Intel propose une conception 1G/2.5GbE à double vitesse, 1G/2.5G/10GbE MGBASE-T à plusieurs vitesses et une conception MGBASE-T 1G/2.5G/5G/10GbE à plusieurs vitesses exampfichiers et vous pouvez générer ces conceptions dynamiquement à l'aide de l'éditeur de paramètres IP Intel FPGA MAC Intel à faible latence 10G. Les conceptions prennent en charge la simulation fonctionnelle et les tests matériels sur le kit de développement Intel désigné.
Figure 7. Schéma de synchronisation et de réinitialisation pour Ethernet 10G à faible latence MAC et 1G/2.5G/5G/10G Ethernet multi-débit PHY Design Example (Mode 1G/2.5G)
Pour les implémentations de sous-systèmes Ethernet 1G/2.5GbE et 1G/2.5G/10GbE MBASE-T multi-vitesses utilisant 1G/2.5G/5G/10G Ethernet multi-débit PHY Intel FPGA IP, Intel vous recommande de copier le module de reconfiguration de l'émetteur-récepteur (alt_mge_rcfg_a10. sv) fourni avec la conception example. Ce module reconfigure la vitesse du canal de l'émetteur-récepteur de 1G à 2.5G, ou à 10G, et vice versa.
La mise en œuvre du sous-système Ethernet MBASE-T 1G/2.5GbE et 1G/2.5G/10GbE à plusieurs vitesses nécessite également des contraintes SDC manuelles pour les horloges IP PHY internes.
et la gestion du croisement de domaine d'horloge. Reportez-vous à altera_eth_top.sdc file dans la conception example pour en savoir plus sur les contraintes SDC requises create_generated_clock, set_clock_groups et set_false_path.
Figure 8. Schéma de synchronisation et de réinitialisation pour Ethernet 10G à faible latence MAC et 1G/2.5G/5G/10G Ethernet multi-débit PHY Design Example (Mode MBASE-T 1G/2.5G/10GbE) 
Figure 9. Schéma de synchronisation et de réinitialisation pour Ethernet 10G à faible latence MAC et 1G/2.5G/5G/10G Ethernet multi-débit PHY Design Example (Mode 1G/2.5G/5G/10GbE NBASE-T)
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Ethernet à faible latence 10G MAC Intel Arria 10 FPGA IP Design Example Guide de l'utilisateur Fournit des informations détaillées sur l'instanciation et le paramétrage de la conception MAC examples.
1.5. Historique des révisions du document pour AN 795 : Directives de mise en œuvre pour le sous-système Ethernet 10G utilisant une IP Intel FPGA MAC 10G à faible latence dans les périphériques Intel Arria 10
| Version du document | Changements |
| 2020.10.28 | • Rebaptisé Intel. • Renommé le document en AN 795 : Directives de mise en œuvre pour le sous-système Ethernet 10G utilisant une adresse IP Intel FPGA MAC 10G à faible latence dans les périphériques Intel Arria 10. |
| Date | Version | Changements |
| 17 février | 2017.02.01 | Version initiale. |
AN 795 : Directives de mise en œuvre pour le sous-système Ethernet 10G utilisant Low
Latence 10G MAC Intel ® FPGA IP dans les appareils Intel® Arria® 10
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ID: 683347
Version: 2020.10.28
Documents / Ressources
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