Wytyczne wykonawcze AN 795 dla 10G
Podsystem Ethernet wykorzystujący technologię MAC o niskim opóźnieniu 10G
Instrukcja użytkownika
Wytyczne wykonawcze AN 795 dla podsystemu 10G Ethernet wykorzystującego adres MAC o niskim opóźnieniu 10G
AN 795: Wytyczne dotyczące wdrażania podsystemu Ethernet 10G wykorzystującego technologię MAC 10G o niskim opóźnieniu Intel FPGA® IP w urządzeniach Intel ® Arria® 10
Wytyczne dotyczące wdrażania podsystemu Ethernet 10G wykorzystującego technologię MAC Intel® FPGA IP 10G o niskim opóźnieniu w urządzeniach Intel® Arria® 10
Wytyczne wykonawcze pokazują, jak używać kontrolera dostępu do multimediów 10G firmy Intel o niskim opóźnieniu (MAC) i adresów IP PHY.
Rysunek 1. System Intel® Arria® 10 o niskim opóźnieniu Ethernet 10G MAC
Tabela 1. Projekty komputerów MAC Intel® Arria® 10 o niskim opóźnieniu Ethernet 10G
W tej tabeli wymieniono wszystkie konstrukcje Intel ® Arria® 10 dla sieci Ethernet 10G MAC o niskim opóźnieniu i technologii Intel FPGA IP.
| Projekt Example | Wariant MAC | FIZYKA | Zestaw deweloperski |
| Ethernet 10GBase-R | 10G | Natywny FIZ | Transceiver Intel Arria 10 GX SI |
| Tryb rejestru 10GBase-R Sieć Ethernetowa |
10G | Natywny FIZ | Transceiver Intel Arria 10 GX SI |
| Ethernet XAUI | 10G | XAUI FI | Układ FPGA Intel Arria 10 GX |
| Ethernet 1G/10G | 1G/10G | 1G/10GbE i 10GBASE-KR PHY | Transceiver Intel Arria 10 GX SI |
| Ethernet 1G/10G z 1588 | 1G/10G | 1G/10GbE i 10GBASE-KR PHY | Transceiver Intel Arria 10 GX SI |
| Ethernet 10M/100M/1G/10G | 10M/100M/1G/10G | 1G/10GbE i 10GBASE-KR PHY | Transceiver Intel Arria 10 GX SI |
| Ethernet 10M/100M/1G/10G z 1588 |
10M/100M/1G/10G | 1G/10GbE i 10GBASE-KR PHY | Transceiver Intel Arria 10 GX SI |
| Ethernet 1G/2.5G | 1G/2.5G | Sieć 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Transceiver Intel Arria 10 GX SI |
| Ethernet 1G/2.5G z 1588 | 1G/2.5G | Sieć 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Transceiver Intel Arria 10 GX SI |
| Ethernet 1G/2.5G/10G | Sieć 1G/2.5G/10G | Sieć 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Transceiver Intel Arria 10 GX SI |
| Ethernet 10G USXGMII | 1G/2.5G/5G/10G (USXGMII) | Sieć 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Transceiver Intel Arria 10 GX SI |
Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel i inne znaki Intel są znakami towarowymi firmy Intel Corporation lub jej oddziałów. Firma Intel gwarantuje działanie swoich produktów FPGA i produktów półprzewodnikowych zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian w dowolnych produktach i usługach w dowolnym momencie i bez powiadomienia. Firma Intel nie przyjmuje żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, chyba że zostało to wyraźnie uzgodnione na piśmie przez firmę Intel. Klientom firmy Intel zaleca się uzyskanie najnowszej wersji specyfikacji urządzenia przed skorzystaniem z jakichkolwiek opublikowanych informacji i złożeniem zamówienia na produkty lub usługi.
*Inne nazwy oraz marki mogą być własnością osób trzecich.
1. Wytyczne dotyczące wdrażania podsystemu Ethernet 10G wykorzystującego technologię Intel® FPGA IP 10G MAC o niskim opóźnieniu w urządzeniach Intel® Arria® 10
683347 | 2020.10.28
Notatka:
Dostęp do wszystkich wymienionych projektów można uzyskać za pośrednictwem edytora parametrów Intel® FPGA IP o niskim opóźnieniu Ethernet 10G MAC w oprogramowaniu Intel Quartus Prime, z wyjątkiem projektu referencyjnego XAUI Ethernet. Projekt referencyjny XAUI Ethernet można pobrać ze sklepu Design Store.
Firma Intel oferuje oddzielne adresy IP MAC i PHY dla podsystemów Multi-rate Ethernet o szybkości od 10 M do 1 G, aby zapewnić elastyczną implementację. Można utworzyć instancję sieci Ethernet 10G MAC Intel FPGA o niskim opóźnieniu z 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE i 10GBASE-KR PHY lub XAUI PHY i Intel Arria 10 Transceiver Native PHY do zaspokoić różne wymagania projektowe.
Informacje powiązane
- Podręcznik użytkownika sieci Ethernet 10G MAC Intel FPGA IP o niskim opóźnieniu
Zawiera szczegółowe informacje na temat tworzenia instancji i parametryzacji adresu IP MAC. - Ethernet o niskim opóźnieniu 10G MAC Intel Arria 10 FPGA IP Design Example Podręcznik użytkownika
Zawiera szczegółowe informacje na temat tworzenia instancji i parametryzacji projektu MAC, npamples. - Podręcznik użytkownika modułu nadawczo-odbiorczego Intel Arria 10 PHY
Zawiera szczegółowe informacje na temat tworzenia instancji i parametryzacji adresu IP PHY. - Lista kontrolna debugowania Ethernet 10G MAC o niskim opóźnieniu
- AN 699: Korzystanie z zestawu narzędzi do projektowania Altera Ethernet
Ten zestaw narzędzi pomaga konfigurować i uruchamiać projekty referencyjne Ethernet, a także debugować wszelkie problemy związane z Ethernetem. - Analiza drzewa błędów pod kątem problemu z uszkodzeniem danych MAC 10G o niskim opóźnieniu
- Projekt referencyjny Arria 10 Ethernet 10G MAC i XAUI PHY o niskim opóźnieniu
Zapewnia files dla projektu referencyjnego.
1.1. Ethernet 10G MAC o niskim opóźnieniu i natywny transceiver Intel Arria 10 PHY Intel FPGA IP
Można skonfigurować procesor Intel Arria 10 Transceiver Native PHY Intel FPGA IP w celu wdrożenia 10GBASE-R PHY z specyficzną dla sieci Ethernet warstwą fizyczną działającą z szybkością transmisji danych 10.3125 Gb/s zgodnie z definicją w punkcie 49 specyfikacji IEEE 802.3-2008.
Ta konfiguracja zapewnia połączenie XGMII z siecią Ethernet 10G MAC Intel FPGA o niskim opóźnieniu i implementuje jednokanałową technologię PHY 10.3 Gb/s zapewniającą bezpośrednie połączenie z modułem optycznym SFP+ przy użyciu specyfikacji elektrycznej SFI.
Firma Intel oferuje dwa podsystemy 10GBASE-R Ethernet, npampplików i można dynamicznie generować te projekty za pomocą edytora parametrów IP Intel FPGA o niskim opóźnieniu Ethernet 10G MAC. Projekty obsługują symulację funkcjonalną i testowanie sprzętu na wyznaczonych zestawach programistycznych Intela.
Rysunek 2. Schemat taktowania i resetowania dla sieci Ethernet 10G MAC o niskim opóźnieniu i natywnej warstwy transceiver Intel Arria 10 w rozwiązaniu 10GBASE-R Design Exaprosty
Rysunek 3. Schemat taktowania i resetowania dla sieci Ethernet 10G MAC o niskim opóźnieniu i natywnej warstwy transceiver Intel Arria 10 w wersji 10GBASE-R Design Exampplik z Rejestrem Tryb włączony
Informacje powiązane
Ethernet o niskim opóźnieniu 10G MAC Intel Arria 10 FPGA IP Design Example Podręcznik użytkownika
Zawiera szczegółowe informacje na temat tworzenia instancji i parametryzacji projektu MAC, npamples.
1.2. Adresy IP Ethernet 10G MAC i XAUI PHY Intel FPGA o niskim opóźnieniu
XAUI PHY Intel FPGA IP zapewnia interfejs XGMII do Ethernet o niskim opóźnieniu 10G MAC Intel FPGA IP i implementuje cztery ścieżki każda z szybkością 3.125 Gb/s w interfejsie PMD.
XAUI PHY to specyficzna implementacja warstwy fizycznej łącza 10 Gigabit Ethernet zdefiniowana w specyfikacji IEEE 802.3ae-2008.
Projekt referencyjny podsystemu 10GbE zaimplementowanego przy użyciu adresów IP Ethernet 10G MAC o niskim opóźnieniu i XAUI PHY Intel FPGA można uzyskać w sklepie Design Store. Projekt obsługuje symulację funkcjonalną i testowanie sprzętu na wyznaczonym zestawie deweloperskim Intel.
Rysunek 4. Schemat taktowania i resetowania dla projektu referencyjnego Ethernet 10G MAC i XAUI PHY o niskim opóźnieniu 
Informacje powiązane
- Projekt referencyjny Arria 10 Ethernet 10G MAC i XAUI PHY o niskim opóźnieniu
Zapewnia files dla projektu referencyjnego. - AN 794: Projekt referencyjny Arria 10 Ethernet 10G MAC i XAUI PHY o niskim opóźnieniu
1.3. Sieci Ethernet 10G MAC i 1G/10GbE oraz 10GBASEKR PHY Intel Arria 10 FPGA IP o niskim opóźnieniu
Moduły 1G/10GbE i 10GBASE-KR PHY Intel Arria 10 FPGA IP zapewniają MII, GMII i XGMII dla sieci Ethernet 10G MAC Intel FPGA IP o niskim opóźnieniu.
1G/10GbE i 10GBASE-KR PHY Intel Arria 10 FPGA IP implementują jednokanałową szeregową PHY 10Mbps/100Mbps/1Gbps/10Gbps. Konstrukcje zapewniają bezpośrednie połączenie z wymiennymi modułami SFP+ 1G/10GbE o podwójnej prędkości, 10M–10GbE 10GBASE-T i 10M/100M/1G/10GbE 1000BASE-T miedzianymi zewnętrznymi urządzeniami PHY lub interfejsami chip-chip. Te rdzenie IP obsługują konfigurowalne szybkości transmisji danych 10 Mb/s/100 Mb/s/1 Gb/s/10 Gb/s.
Intel oferuje rozwiązania 1G/10GbE o dwóch prędkościach i 10Mb/100Mb/1Gb/10GbE np.amples i możesz generować te projekty dynamicznie, korzystając z małego opóźnienia
Edytor parametrów Ethernet 10G MAC Intel FPGA IP. Projekty obsługują symulację funkcjonalną i testowanie sprzętu na wyznaczonym zestawie deweloperskim Intel.
Implementacja podsystemu Ethernet o wielu prędkościach przy użyciu architektury IP 1G/10GbE lub 10GBASE-KR PHY Intel Arria 10 FPGA wymaga ręcznych ograniczeń SDC dla wewnętrznych zegarów IP PHY i obsługi krzyżowania domen zegara. Zobacz plik altera_eth_top.sdc file w projekcie npample, aby dowiedzieć się więcej o wymaganych ograniczeniach SDC create_generated_clock, set_clock_groups i set_false_path.
Rysunek 5. Schemat taktowania i resetowania dla sieci Ethernet 10G MAC o niskim opóźnieniu i technologii Intel Arria 10 1G/10GbE i 10GBASE-KR Design Example (tryb 1G/10GbE)
Rysunek 6. Schemat taktowania i resetowania dla sieci Ethernet 10G MAC o niskim opóźnieniu i technologii Intel Arria 10 1G/10GbE i 10GBASE-KR Design Example (tryb 10Mb/100Mb/1Gb/10GbE)
Informacje powiązane
Ethernet o niskim opóźnieniu 10G MAC Intel Arria 10 FPGA IP Design Example Podręcznik użytkownika
Zawiera szczegółowe informacje na temat tworzenia instancji i parametryzacji projektu MAC, npamples.
1.4. Sieci Ethernet 10G MAC i 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA o niskim opóźnieniu
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP dla urządzeń Intel Arria 10 zapewnia GMII i XGMII dla sieci Ethernet 10G MAC Intel FPGA o niskim opóźnieniu.
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP dla urządzeń Intel Arria 10 implementuje jednokanałową szeregową PHY 1G/2.5G/5G/10Gbps. Konstrukcja zapewnia bezpośrednie połączenie z wymiennymi modułami SFP+ 1G/2.5GbE o podwójnej szybkości, zewnętrznymi miedzianymi urządzeniami PHY MGBASE-T i NBASE-T lub interfejsami chip-chip. Te adresy IP obsługują konfigurowalne szybkości transmisji danych 1G/2.5G/5G/10 Gb/s.
Intel oferuje dwuszybkość 1G/2.5GbE, multi-speed 1G/2.5G/10GbE MGBASE-T i multispeed 1G/2.5G/5G/10GbE MGBASE-T exampplików i można dynamicznie generować te projekty za pomocą edytora parametrów IP Intel FPGA o niskim opóźnieniu Ethernet 10G MAC. Projekty obsługują symulację funkcjonalną i testowanie sprzętu na wyznaczonym zestawie deweloperskim Intel.
Rysunek 7. Schemat taktowania i resetowania dla sieci Ethernet 10G MAC i 1G/2.5G/5G/10G Multi-Rate Ethernet PHY o niskim opóźnieniuample (tryb 1G/2.5G)
W przypadku implementacji podsystemów 1G/2.5GbE i 1G/2.5G/10GbE MBASE-T Ethernet o wielu prędkościach wykorzystujących 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP, firma Intel zaleca skopiowanie modułu rekonfiguracji transceivera (alt_mge_rcfg_a10. sv) dostarczony z projektem npample. Moduł ten rekonfiguruje prędkość kanału transceivera z 1G na 2.5G lub na 10G i odwrotnie.
Implementacja podsystemu Ethernet 1G/2.5GbE i 1G/2.5G/10GbE MBASE-T o wielu prędkościach wymaga również ręcznych ograniczeń SDC dla wewnętrznych zegarów IP PHY
i obsługę przekraczania domen zegarowych. Zobacz plik altera_eth_top.sdc file w projekcie npample, aby dowiedzieć się więcej o wymaganych ograniczeniach SDC create_generated_clock, set_clock_groups i set_false_path.
Rysunek 8. Schemat taktowania i resetowania dla sieci Ethernet 10G MAC i 1G/2.5G/5G/10G Multi-Rate Ethernet PHY o niskim opóźnieniuample (tryb 1G/2.5G/10GbE MBASE-T) 
Rysunek 9. Schemat taktowania i resetowania dla sieci Ethernet 10G MAC o niskim opóźnieniu i 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (tryb 1G/2.5G/5G/10GbE NBASE-T)
Informacje powiązane
Ethernet o niskim opóźnieniu 10G MAC Intel Arria 10 FPGA IP Design Example Podręcznik użytkownika Zawiera szczegółowe informacje na temat tworzenia instancji i parametryzacji projektu MAC, npamples.
1.5. Historia wersji dokumentu dla AN 795: Wytyczne dotyczące wdrażania dla podsystemu Ethernet 10G przy użyciu sieci MAC 10G o niskim opóźnieniu Intel FPGA IP w urządzeniach Intel Arria 10
| Wersja dokumentu | Zmiany |
| 2020.10.28 | • Zmiana nazwy na Intel. • Zmieniono nazwę dokumentu na AN 795: Wytyczne dotyczące wdrażania podsystemu Ethernet 10G przy użyciu sieci MAC Intel FPGA IP o niskim opóźnieniu 10G w urządzeniach Intel Arria 10. |
| Data | Wersja | Zmiany |
| 17 lutego | 2017.02.01 | Pierwsze wydanie. |
AN 795: Wytyczne dotyczące wdrażania podsystemu Ethernet 10G wykorzystującego niski poziom
Opóźnienie 10G MAC Intel® FPGA IP w urządzeniach Intel® Arria® 10
Wersja online
Wyślij opinię
Identyfikator: 683347
Wersja: 2020.10.28
Dokumenty / Zasoby
 |
intel AN 795 Wytyczne dotyczące wdrażania podsystemu Ethernet 10G wykorzystującego adres MAC o niskim opóźnieniu 10G [plik PDF] Instrukcja użytkownika AN 795 Wytyczne wykonawcze dla podsystemu Ethernet 10G wykorzystującego adres MAC o niskim opóźnieniu 10G, AN 795, Wytyczne wykonawcze dla podsystemu Ethernet 10G wykorzystującego adres MAC o niskim opóźnieniu 10G, podsystem Ethernet wykorzystujący protokół MAC o niskim opóźnieniu 10G, MAC o niskim opóźnieniu 10G |
