AN 795 10G įgyvendinimo gairės
Eterneto posistemis, naudojant mažos delsos 10G MAC
Vartotojo vadovas
AN 795 10G eterneto posistemio, naudojančio mažo delsos 10G MAC, įgyvendinimo gairės
AN 795: 10G eterneto posistemio, naudojančio mažos delsos 10G MAC Intel FPGA® IP Intel ® Arria® 10 įrenginiuose, įgyvendinimo gairės
10G eterneto posistemio, naudojant mažai delsos 10G MAC Intel ® FPGA IP Intel ® Arria® 10 įrenginiuose, įgyvendinimo gairės
Diegimo gairėse parodyta, kaip naudoti Intel Low Latency 10G Media Access Controller (MAC) ir PHY IP.
1 pav. Intel® Arria® 10 mažos delsos Ethernet 10G MAC sistema
1 lentelė. Intel® Arria® 10 mažo vėlavimo eterneto 10G MAC konstrukcijos
Šioje lentelėje išvardyti visi „Intel ® Arria® 10“ modeliai, skirti mažo delsimo eterneto 10G MAC „Intel FPGA IP“.
| Dizainas Pvzample | MAC variantas | PHY | Vystymo rinkinys |
| 10 GBase-R eternetas | 10G | Gimtoji PHY | Intel Arria 10 GX siųstuvas-imtuvas SI |
| 10 GBase-R registro režimas Ethernet |
10G | Gimtoji PHY | Intel Arria 10 GX siųstuvas-imtuvas SI |
| XAUI Ethernet | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| 1G/10G Ethernet | 1G/10G | 1G/10GbE ir 10GBASE-KR PHY | Intel Arria 10 GX siųstuvas-imtuvas SI |
| 1G/10G Ethernet su 1588 | 1G/10G | 1G/10GbE ir 10GBASE-KR PHY | Intel Arria 10 GX siųstuvas-imtuvas SI |
| 10M/100M/1G/10G Ethernet | 10M/100M/1G/10G | 1G/10GbE ir 10GBASE-KR PHY | Intel Arria 10 GX siųstuvas-imtuvas SI |
| 10M/100M/1G/10G Ethernet su 1588 m |
10M/100M/1G/10G | 1G/10GbE ir 10GBASE-KR PHY | Intel Arria 10 GX siųstuvas-imtuvas SI |
| 1G/2.5G Ethernet | 1G/2.5G | 1G/2.5G/5G/10G Kelių spartų Ethernet PHY |
Intel Arria 10 GX siųstuvas-imtuvas SI |
| 1G/2.5G Ethernet su 1588 | 1G/2.5G | 1G/2.5G/5G/10G Kelių spartų Ethernet PHY |
Intel Arria 10 GX siųstuvas-imtuvas SI |
| 1G/2.5G/10G Ethernet | 1G/2.5G/10G | 1G/2.5G/5G/10G Kelių spartų Ethernet PHY |
Intel Arria 10 GX siųstuvas-imtuvas SI |
| 10G USXGMII Ethernet | 1G / 2.5G / 5G / 10G (USXGMII) | 1G/2.5G/5G/10G Kelių spartų Ethernet PHY |
Intel Arria 10 GX siųstuvas-imtuvas SI |
Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas.
*Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.
1. 10G eterneto posistemio, naudojančio mažo vėlavimo 10G MAC Intel® FPGA IP Intel® Arria® 10 įrenginiuose, gairių diegimas
683347 | 2020.10.28
Pastaba:
Visus išvardytus dizainus galite pasiekti naudodami Low Latency Ethernet 10G MAC Intel® FPGA IP parametrų rengyklę Intel Quartus Prime programinėje įrangoje, išskyrus XAUI Ethernet etaloninį dizainą. XAUI Ethernet etaloninį dizainą galite gauti iš dizaino parduotuvės.
„Intel“ siūlo atskirus MAC ir PHY IP 10M–1G kelių dažnių Ethernet posistemiams, kad būtų užtikrintas lankstus diegimas. Galite sukurti mažo delsos eterneto 10G MAC Intel FPGA IP su 1G/2.5G/5G/10G kelių spartų Ethernet PHY, Intel Arria 10 1G/10GbE ir 10GBASE-KR PHY arba XAUI PHY ir Intel Arria 10 siųstuvo-imtuvo vietiniu PHY. patenkinti skirtingus dizaino reikalavimus.
Susijusi informacija
- Mažos delsos Ethernet 10G MAC Intel FPGA IP vartotojo vadovas
Pateikiama išsami informacija apie MAC IP kūrimą ir parametrų nustatymą. - Mažos delsos Ethernet 10G MAC Intel Arria 10 FPGA IP dizainas Example Vartotojo vadovas
Pateikiama išsami informacija apie MAC dizaino, pvz., modeliavimą ir parametrų nustatymąamples. - Intel Arria 10 siųstuvo-imtuvo PHY vartotojo vadovas
Pateikiama išsami informacija apie PHY IP kūrimą ir parametrų nustatymą. - Mažos delsos Ethernet 10G MAC derinimo kontrolinis sąrašas
- AN 699: „Altera Ethernet“ projektavimo įrankių rinkinio naudojimas
Šis įrankių rinkinys padeda konfigūruoti ir paleisti eterneto informacinius dizainus, taip pat derinti bet kokias su Ethernet susijusias problemas. - Mažo delsos 10G MAC duomenų sugadinimo problemos gedimų medžio analizė
- Arria 10 Low Latency Ethernet 10G MAC ir XAUI PHY etaloninis dizainas
Suteikia files etaloniniam dizainui.
1.1. Mažos delsos Ethernet 10G MAC ir Intel Arria 10 siųstuvo-imtuvo vietiniai PHY Intel FPGA IP
Galite sukonfigūruoti „Intel Arria 10“ siųstuvo imtuvo vietinį PHY „Intel FPGA IP“, kad įdiegtų 10GBASE-R PHY su Ethernet specifiniu fiziniu sluoksniu, veikiančiu 10.3125 Gbps duomenų perdavimo sparta, kaip apibrėžta IEEE 49-802.3 specifikacijos 2008 skirsnyje.
Ši konfigūracija suteikia XGMII iki mažo latentinio eterneto 10G MAC Intel FPGA IP ir įdiegia vieno kanalo 10.3 Gbps PHY, suteikiantį tiesioginį ryšį su SFP+ optiniu moduliu naudojant SFI elektrinę specifikaciją.
„Intel“ siūlo du 10GBASE-R eterneto posistemius, pvzamples ir galite dinamiškai generuoti šiuos dizainus naudodami Low Latency Ethernet 10G MAC Intel FPGA IP parametrų rengyklę. Dizainai palaiko funkcinį modeliavimą ir aparatinės įrangos testavimą paskirtuose „Intel“ kūrimo rinkiniuose.
2 pav. Mažo delsos eterneto 10G MAC ir Intel Arria 10 siųstuvo-imtuvo vietinio PHY laikrodžio ir nustatymo iš naujo schema 10GBASE-R dizaino egzemplioriujemple
3 pav. Mažo delsos eterneto 10G MAC ir Intel Arria 10 siųstuvo-imtuvo vietinio PHY laikrodžio ir nustatymo iš naujo schema 10GBASE-R Design Example su Registru Režimas įjungtas
Susijusi informacija
Mažos delsos Ethernet 10G MAC Intel Arria 10 FPGA IP dizainas Example Vartotojo vadovas
Pateikiama išsami informacija apie MAC dizaino, pvz., modeliavimą ir parametrų nustatymąamples.
1.2. Mažos delsos Ethernet 10G MAC ir XAUI PHY Intel FPGA IP
XAUI PHY Intel FPGA IP suteikia XGMII iki Low Latency Ethernet 10G MAC Intel FPGA IP ir įdiegia keturias juostas, kurių kiekviena yra 3.125 Gbps PMD sąsajoje.
XAUI PHY yra specifinis fizinis 10 gigabitų eterneto ryšio sluoksnio įgyvendinimas, apibrėžtas IEEE 802.3ae-2008 specifikacijoje.
10GbE posistemio, įdiegto naudojant Low Latency Ethernet 10G MAC ir XAUI PHY Intel FPGA IP, etaloninį dizainą galite gauti iš Design Store. Dizainas palaiko funkcinį modeliavimą ir aparatinės įrangos testavimą, naudojant nurodytą „Intel“ kūrimo rinkinį.
4 pav. Mažo delsos eterneto 10G MAC ir XAUI PHY etaloninio dizaino laikrodžio ir atstatymo schema 
Susijusi informacija
- Arria 10 Low Latency Ethernet 10G MAC ir XAUI PHY etaloninis dizainas
Suteikia files etaloniniam dizainui. - AN 794: Arria 10 mažo vėlavimo eterneto 10G MAC ir XAUI PHY etaloninis dizainas
1.3. Mažos delsos Ethernet 10G MAC ir 1G/10GbE ir 10GBASEKR PHY Intel Arria 10 FPGA IP
1G/10GbE ir 10GBASE-KR PHY Intel Arria 10 FPGA IP suteikia MII, GMII ir XGMII iki Low Latency Ethernet 10G MAC Intel FPGA IP.
1G/10GbE ir 10GBASE-KR PHY Intel Arria 10 FPGA IP įgyvendina vieno kanalo 10Mbps/100Mbps/1Gbps/10Gbps nuoseklųjį PHY. Konstrukcijos suteikia tiesioginį ryšį su 1G/10GbE dviejų greičio SFP+ prijungiamų modulių, 10M–10GbE 10GBASE-T ir 10M/100M/1G/10GbE 1000BASE-T varinių išorinių PHY įrenginių arba lustų sąsajų. Šie IP branduoliai palaiko perkonfigūruojamą 10Mbps/100Mbps/1Gbps/10Gbps duomenų perdavimo spartą.
„Intel“ siūlo dviejų greičių 1G/10GbE ir kelių greičių 10Mb/100Mb/1Gb/10GbE dizainą, pvz.amples ir galite dinamiškai generuoti šiuos dizainus naudodami mažą delsą
Ethernet 10G MAC Intel FPGA IP parametrų redaktorius. Konstrukcijos palaiko funkcinį modeliavimą ir aparatinės įrangos testavimą su paskirtu „Intel“ kūrimo rinkiniu.
Kelių greičių eterneto posistemio diegimas naudojant 1G/10GbE arba 10GBASE-KR PHY Intel Arria 10 FPGA IP dizainą reikalauja rankinių SDC apribojimų vidiniams PHY IP laikrodžiams ir laikrodžio domeno kirtimo tvarkymui. Žr. altera_eth_top.sdc file projekte pvzample, kad sužinotumėte daugiau apie būtinus Create_generated_clock, set_clock_groups ir set_false_path SDC apribojimus.
5 pav. Laikrodžio ir atstatymo schema, skirta mažos delsos Ethernet 10G MAC ir Intel Arria 10 1G/10GbE ir 10GBASE-KR Design Example (1G / 10GbE režimas)
6 pav. Laikrodžio ir atstatymo schema, skirta mažos delsos Ethernet 10G MAC ir Intel Arria 10 1G/10GbE ir 10GBASE-KR Design Example (10 Mb / 100 Mb / 1 Gb / 10 GbE režimas)
Susijusi informacija
Mažos delsos Ethernet 10G MAC Intel Arria 10 FPGA IP dizainas Example Vartotojo vadovas
Pateikiama išsami informacija apie MAC dizaino, pvz., modeliavimą ir parametrų nustatymąamples.
1.4. Mažos delsos eterneto 10G MAC ir 1G/2.5G/5G/10G kelių spartų Ethernet PHY Intel FPGA IP
1G/2.5G/5G/10G kelių spartų Ethernet PHY Intel FPGA IP, skirtas Intel Arria 10 įrenginiams, suteikia GMII ir XGMII mažo delsimo eterneto 10G MAC Intel FPGA IP.
1G/2.5G/5G/10G kelių spartų Ethernet PHY Intel FPGA IP, skirtas Intel Arria 10 įrenginiams, įgyvendina vieno kanalo 1G/2.5G/5G/10Gbps nuoseklųjį PHY. Konstrukcija suteikia tiesioginį ryšį su 1G/2.5GbE dvigubo greičio SFP+ prijungiamais moduliais, MGBASE-T ir NBASE-T variniais išoriniais PHY įrenginiais arba lustų sąsajomis. Šie IP palaiko perkonfigūruojamą 1G/2.5G/5G/10Gbps duomenų perdavimo spartą.
„Intel“ siūlo dviejų greičių 1G/2.5GbE, kelių greičių 1G/2.5G/10GbE MGBASE-T ir kelių greičių 1G/2.5G/5G/10GbE MGBASE-T dizainą, pvz.amples ir galite dinamiškai generuoti šiuos dizainus naudodami Low Latency Ethernet 10G MAC Intel FPGA IP parametrų rengyklę. Konstrukcijos palaiko funkcinį modeliavimą ir aparatinės įrangos testavimą su paskirtu „Intel“ kūrimo rinkiniu.
7 pav. Mažo delsos eterneto 10G MAC ir 1G/2.5G/5G/10G kelių spartų eterneto laikrodžio ir atstatymo schema PHY Design Example (1G / 2.5G režimas)
Kelių greičių 1G/2.5GbE ir 1G/2.5G/10GbE MBASE-T eterneto posistemio diegimui naudojant 1G/2.5G/5G/10G kelių spartų Ethernet PHY Intel FPGA IP, „Intel“ rekomenduoja nukopijuoti siųstuvo-imtuvo perkonfigūravimo modulį (alt_mge_a10_rcfg. sv) pateiktas su dizainu, pvzample. Šis modulis perkonfigūruoja siųstuvo-imtuvo kanalo greitį nuo 1G iki 2.5G arba iki 10G ir atvirkščiai.
Kelių greičių 1G/2.5GbE ir 1G/2.5G/10GbE MBASE-T eterneto posistemio diegimui taip pat reikia rankinių SDC apribojimų vidiniams PHY IP laikrodžiams
ir laikrodžio domenų kirtimo tvarkymas. Žr. altera_eth_top.sdc file projekte pvzample, kad sužinotumėte daugiau apie būtinus Create_generated_clock, set_clock_groups ir set_false_path SDC apribojimus.
8 pav. Mažo delsos eterneto 10G MAC ir 1G/2.5G/5G/10G kelių spartų eterneto laikrodžio ir atstatymo schema PHY Design Example (1G / 2.5G / 10GbE MBASE-T režimas) 
Pav.ample (1G / 2.5G / 5G / 10GbE NBASE-T režimas)
Susijusi informacija
Mažos delsos Ethernet 10G MAC Intel Arria 10 FPGA IP dizainas Example Vartotojo vadovas Pateikiama išsami informacija apie MAC dizaino pavyzdį ir parametrų nustatymą, pvzamples.
1.5. AN 795 dokumento peržiūros istorija: 10G eterneto posistemio, naudojančio mažos delsos 10G MAC Intel FPGA IP Intel Arria 10 įrenginiuose, įgyvendinimo gairės
| Dokumento versija | Pakeitimai |
| 2020.10.28 | • Pervadintas į Intel. • Dokumentas pervardytas į AN 795: 10G eterneto posistemio, naudojančio mažo delsos 10G MAC Intel FPGA IP Intel Arria 10 įrenginiuose, įgyvendinimo gairės. |
| Data | Versija | Pakeitimai |
| vasario-17 | 2017.02.01 | Pradinis išleidimas. |
AN 795: 10G eterneto posistemio, naudojant žemą lygį, įgyvendinimo gairės
Latencija 10G MAC Intel ® FPGA IP Intel® Arria® 10 įrenginiuose
Internetinė versija
Siųsti Atsiliepimus
ID: 683347
Versija: 2020.10.28
Dokumentai / Ištekliai
 |
intel AN 795 įgyvendinimo gairės, skirtos 10G eterneto posistemiui, naudojant mažą delsą 10G MAC [pdfVartotojo vadovas AN 795 Diegimo gairės, skirtos 10G eterneto posistemiui, naudojant mažą delsą 10G MAC, AN 795, 10G eterneto posistemio, naudojančio mažo delsos 10G MAC, eterneto posistemio, naudojant mažą delsą 10G MAC, mažo vėlavimo 10G MAC, įgyvendinimo gairės |
