AN 795 Implementeringsriglyne vir 10G
Ethernet-substelsel wat lae vertraging 10G MAC gebruik
Gebruikersgids
AN 795 Implementeringsriglyne vir 10G Ethernet-substelsel wat lae vertraging 10G MAC gebruik
AN 795: Implementering van riglyne vir 10G Ethernet-substelsel deur gebruik te maak van lae latensie 10G MAC Intel FPGA® IP in Intel ® Arria® 10-toestelle
Implementering van riglyne vir 10G Ethernet-substelsel wat 10G MAC met lae vertraging gebruik Intel ® FPGA IP in Intel ® Arria® 10-toestelle
Die implementeringsriglyne wys jou hoe om Intel se Low Latency 10G Media Access Controller (MAC) en PHY IP's te gebruik.
Figuur 1. Intel® Arria® 10 Low Latency Ethernet 10G MAC-stelsel
Tabel 1. Intel® Arria® 10 Lae Latency Ethernet 10G MAC-ontwerpe
Hierdie tabel lys al die Intel ® Arria® 10-ontwerpe vir Low Latency Ethernet 10G MAC Intel FPGA IP.
| Ontwerp Bvample | MAC-variant | PHY | Ontwikkelingskit |
| 10GBase-R Ethernet | 10G | Inheemse PHY | Intel Arria 10 GX Transceiver SI |
| 10GBase-R Registreermodus Ethernet |
10G | Inheemse PHY | Intel Arria 10 GX Transceiver SI |
| XAUI Ethernet | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| 1G/10G Ethernet | 1G/10G | 1G/10GbE en 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 1G/10G Ethernet met 1588 | 1G/10G | 1G/10GbE en 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G Ethernet | 10M/100M/1G/10G | 1G/10GbE en 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G Ethernet met 1588 |
10M/100M/1G/10G | 1G/10GbE en 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 1G/2.5G Ethernet | 1G/2.5G | 1G/2.5G/5G/10G Multi-koers Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 1G/2.5G Ethernet met 1588 | 1G/2.5G | 1G/2.5G/5G/10G Multi-koers Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 1G/2.5G/10G Ethernet | 1G/2.5G/10G | 1G/2.5G/5G/10G Multi-koers Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 10G USXGMII Ethernet | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G Multi-koers Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
Intel Corporation. Alle regte voorbehou. Intel, die Intel-logo en ander Intel-merke is handelsmerke van Intel Corporation of sy filiale. Intel waarborg prestasie van sy FPGA- en halfgeleierprodukte volgens huidige spesifikasies in ooreenstemming met Intel se standaardwaarborg, maar behou die reg voor om enige tyd sonder kennisgewing veranderinge aan enige produkte en dienste aan te bring. Intel aanvaar geen verantwoordelikheid of aanspreeklikheid wat voortspruit uit die toepassing of gebruik van enige inligting, produk of diens wat hierin beskryf word nie, behalwe soos uitdruklik skriftelik deur Intel ooreengekom. Intel-kliënte word aangeraai om die nuutste weergawe van toestelspesifikasies te bekom voordat hulle op enige gepubliseerde inligting staatmaak en voordat bestellings vir produkte of dienste geplaas word.
*Ander name en handelsmerke kan as die eiendom van ander geëis word.
1. Implementering van riglyne vir 10G Ethernet-substelsel wat 10G MAC met lae vertraging gebruik Intel® FPGA IP in Intel® Arria® 10-toestelle
683347 | 2020.10.28
Let wel:
Jy kan toegang tot al die gelyste ontwerpe kry deur die Low Latency Ethernet 10G MAC Intel® FPGA IP-parameterredigeerder in die Intel Quartus Prime-sagteware, behalwe vir die XAUI Ethernet-verwysingsontwerp. U kan die XAUI Ethernet-verwysingsontwerp by die Design Store kry.
Intel bied afsonderlike MAC- en PHY-IP's vir die 10M tot 1G Multi-koers Ethernet-substelsels om buigsame implementering te verseker. Jy kan die Low Latency Ethernet 10G MAC Intel FPGA IP instansieer met 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE en 10GBASE-KR PHY, of XAUI PHY en Intel Arria 10 Transceiver Native PHY na voldoen aan verskillende ontwerpvereistes.
Verwante inligting
- Lae Latency Ethernet 10G MAC Intel FPGA IP Gebruikersgids
Verskaf gedetailleerde inligting oor die instansieering en parameterisering van die MAC IP. - Lae Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Ontwerp Example Gebruikersgids
Verskaf gedetailleerde inligting oor die instansieering en parameterisering van die MAC-ontwerp, bvamples. - Intel Arria 10 Transceiver PHY Gebruikersgids
Verskaf gedetailleerde inligting oor die instansieering en parameterisering van die PHY IP. - Lae Latency Ethernet 10G MAC-ontfoutkontrolelys
- AN 699: Gebruik die Altera Ethernet Design Toolkit
Hierdie gereedskapstel help jou om Ethernet-verwysingsontwerpe op te stel en uit te voer, asook om enige Ethernet-verwante kwessies te ontfout. - Foutboomanalise vir lae latensie 10G MAC-datakorrupsiekwessie
- Arria 10 Lae Latency Ethernet 10G MAC en XAUI PHY-verwysingsontwerp
Voorsien die files vir die verwysingsontwerp.
1.1. Lae Latency Ethernet 10G MAC en Intel Arria 10 Transceiver Inheemse PHY Intel FPGA IP's
Jy kan die Intel Arria 10 Transceiver Native PHY Intel FPGA IP konfigureer om die 10GBASE-R PHY te implementeer met die Ethernet-spesifieke fisiese laag wat teen 10.3125 Gbps datatempo loop soos omskryf in Klousule 49 van die IEEE 802.3-2008 spesifikasie.
Hierdie konfigurasie verskaf 'n XGMII tot Low Latency Ethernet 10G MAC Intel FPGA IP en implementeer 'n enkelkanaal 10.3 Gbps PHY wat 'n direkte verbinding bied met 'n SFP+ optiese module met behulp van SFI elektriese spesifikasie.
Intel bied twee 10GBASE-R Ethernet-substelselontwerp, bvamples en jy kan hierdie ontwerpe dinamies genereer deur die Low Latency Ethernet 10G MAC Intel FPGA IP-parameterredigeerder te gebruik. Die ontwerpe ondersteun funksionele simulasie en hardewaretoetsing op aangewese Intel-ontwikkelingsstelle.
Figuur 2. Klok- en terugstelskema vir Ethernet 10G MAC en Intel Arria 10 Transceiver Native PHY in 10GBASE-R Design Example
Figuur 3. Klok- en terugstelskema vir Ethernet 10G MAC en Intel Arria 10 Transceiver Native PHY in 10GBASE-R Design Example met Register Modus geaktiveer
Verwante inligting
Lae Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Ontwerp Example Gebruikersgids
Verskaf gedetailleerde inligting oor die instansieering en parameterisering van die MAC-ontwerp, bvamples.
1.2. Lae Latency Ethernet 10G MAC en XAUI PHY Intel FPGA IP's
Die XAUI PHY Intel FPGA IP bied 'n XGMII tot Low Latency Ethernet 10G MAC Intel FPGA IP en implementeer vier bane elk teen 3.125 Gbps by die PMD-koppelvlak.
Die XAUI PHY is 'n spesifieke fisiese laag-implementering van die 10 Gigabit Ethernet-skakel wat in die IEEE 802.3ae-2008-spesifikasie gedefinieer word.
U kan die verwysingsontwerp vir die 10GbE-substelsel verkry wat geïmplementeer is deur gebruik te maak van Low Latency Ethernet 10G MAC en XAUI PHY Intel FPGA IP's van Design Store. Die ontwerp ondersteun funksionele simulasie en hardewaretoetsing op aangewese Intel-ontwikkelingskit.
Figuur 4. Klok- en terugstelskema vir Ethernet 10G MAC en XAUI PHY-verwysingsontwerp met lae vertraging 
Verwante inligting
- Arria 10 Lae Latency Ethernet 10G MAC en XAUI PHY-verwysingsontwerp
Voorsien die files vir die verwysingsontwerp. - AN 794: Arria 10 Lae Latency Ethernet 10G MAC en XAUI PHY-verwysingsontwerp
1.3. Lae Latency Ethernet 10G MAC en 1G/10GbE en 10GBASEKR PHY Intel Arria 10 FPGA IP's
Die 1G/10GbE en 10GBASE-KR PHY Intel Arria 10 FPGA IP verskaf MII, GMII en XGMII tot Low Latency Ethernet 10G MAC Intel FPGA IP.
Die 1G/10GbE en 10GBASE-KR PHY Intel Arria 10 FPGA IP implementeer 'n enkelkanaal 10Mbps/100Mbps/1Gbps/10Gbps seriële PHY. Die ontwerpe bied 'n direkte verbinding met 1G/10GbE dubbelspoed SFP+-inpropbare modules, 10M–10GbE 10GBASE-T en 10M/100M/1G/10GbE 1000BASE-T koper eksterne PHY-toestelle, of skyfie-tot-skyfie-koppelvlakke. Hierdie IP-kerne ondersteun herkonfigureerbare 10Mbps/100Mbps/1Gbps/10Gbps datasnelhede.
Intel bied dubbelspoed 1G/10GbE en multi-spoed 10Mb/100Mb/1Gb/10GbE ontwerp bv.amples en jy kan hierdie ontwerpe dinamies genereer deur die Low Latency te gebruik
Ethernet 10G MAC Intel FPGA IP-parameterredigeerder. Die ontwerpe ondersteun funksionele simulasie en hardewaretoetsing op aangewese Intel-ontwikkelingskit.
Die multi-spoed Ethernet-substelsel-implementering wat 1G/10GbE of 10GBASE-KR PHY Intel Arria 10 FPGA IP-ontwerp gebruik, vereis handmatige SDC-beperkings vir die interne PHY IP-horlosies en klokdomein-kruishantering. Verwys na die altera_eth_top.sdc file in die ontwerp bvample om meer te wete te kom oor die vereiste create_generated_clock, set_clock_groups en set_false_path SDC-beperkings.
Figuur 5. Klok- en terugstelskema vir Ethernet 10G MAC en Intel Arria 10 1G/10GbE en 10GBASE-KR Design Example (1G/10GbE-modus)
Figuur 6. Klok- en terugstelskema vir Ethernet 10G MAC en Intel Arria 10 1G/10GbE en 10GBASE-KR Design Example (10Mb/100Mb/1Gb/10GbE-modus)
Verwante inligting
Lae Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Ontwerp Example Gebruikersgids
Verskaf gedetailleerde inligting oor die instansieering en parameterisering van die MAC-ontwerp, bvamples.
1.4. Lae Latency Ethernet 10G MAC en 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IP's
Die 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP vir Intel Arria 10-toestelle verskaf GMII en XGMII aan die Low Latency Ethernet 10G MAC Intel FPGA IP.
Die 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP vir Intel Arria 10-toestelle implementeer 'n enkelkanaal 1G/2.5G/5G/10Gbps serial PHY. Die ontwerp bied 'n direkte verbinding met 1G/2.5GbE dubbelspoed SFP+-inpropbare modules, MGBASE-T en NBASE-T koper eksterne PHY-toestelle, of skyfie-tot-skyfie-koppelvlakke. Hierdie IP's ondersteun herkonfigureerbare 1G/2.5G/5G/10Gbps datasnelhede.
Intel bied dubbelspoed 1G/2.5GbE, multispoed 1G/2.5G/10GbE MGBASE-T, en multispoed 1G/2.5G/5G/10GbE MGBASE-T ontwerp bv.amples en jy kan hierdie ontwerpe dinamies genereer deur die Low Latency Ethernet 10G MAC Intel FPGA IP-parameterredigeerder te gebruik. Die ontwerpe ondersteun funksionele simulasie en hardewaretoetsing op aangewese Intel-ontwikkelingskit.
Figuur 7. Klok- en terugstelskema vir Ethernet 10G MAC en 1G/2.5G/5G/10G Multi-Snel Ethernet PHY Ontwerp Ex.ample (1G/2.5G-modus)
Vir multi-spoed 1G/2.5GbE en 1G/2.5G/10GbE MBASE-T Ethernet substelsel-implementerings wat 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP gebruik, beveel Intel aan dat jy die transceiver-herkonfigurasiemodule (alt_mge_rcfg_a10) kopieer. sv) voorsien van die ontwerp bvample. Hierdie module herkonfigureer die transceiver-kanaalspoed van 1G tot 2.5G, of na 10G, en omgekeerd.
Die multi-spoed 1G/2.5GbE en 1G/2.5G/10GbE MBASE-T Ethernet substelsel-implementering vereis ook handmatige SDC-beperkings vir die interne PHY IP-horlosies
en klok domein kruising hantering. Verwys na die altera_eth_top.sdc file in die ontwerp bvample om meer te wete te kom oor die vereiste create_generated_clock, set_clock_groups en set_false_path SDC-beperkings.
Figuur 8. Klok- en terugstelskema vir Ethernet 10G MAC en 1G/2.5G/5G/10G Multi-Snel Ethernet PHY Ontwerp Ex.ample (1G/2.5G/10GbE MBASE-T-modus) 
Figuur 9. Klok- en terugstelskema vir Ethernet 10G MAC en 1G/2.5G/5G/10G Multi-Snel Ethernet PHY Ontwerp Ex.ample (1G/2.5G/5G/10GbE NBASE-T-modus)
Verwante inligting
Lae Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Ontwerp Example Gebruikersgids Verskaf gedetailleerde inligting oor die instansieering en parameterisering van die MAC-ontwerp, bvamples.
1.5. Dokumenthersieningsgeskiedenis vir AN 795: Implementering van riglyne vir 10G Ethernet-substelsel deur gebruik te maak van 10G MAC Intel FPGA IP met lae vertraging in Intel Arria 10-toestelle
| Dokument weergawe | Veranderinge |
| 2020.10.28 | • Herhandel as Intel. • Hernoem die dokument as AN 795: Implementering van riglyne vir 10G Ethernet-substelsel wat lae vertraging 10G MAC Intel FPGA IP in Intel Arria 10-toestelle gebruik. |
| Datum | Weergawe | Veranderinge |
| Februarie-17 | 2017.02.01 | Aanvanklike vrystelling. |
AN 795: Implementering van riglyne vir 10G Ethernet-substelsel wat laag gebruik
Latency 10G MAC Intel ® FPGA IP in Intel® Arria® 10-toestelle
Aanlyn weergawe
Stuur terugvoer
ID: 683347
Weergawe: 2020.10.28
Dokumente / Hulpbronne
 |
intel AN 795 Implementeringsriglyne vir 10G Ethernet-substelsel wat lae vertraging 10G MAC gebruik [pdf] Gebruikersgids AN 795 Implementeringsriglyne vir 10G Ethernet-substelsel wat lae vertraging 10G MAC gebruik, AN 795, implementeringsriglyne vir 10G Ethernet-substelsel wat lae vertraging 10G MAC gebruik, Ethernet-substelsel wat lae vertraging 10G MAC gebruik, lae vertraging 10G MAC |
