AN 795 Izvedbene smernice za 10G
Podsistem Ethernet z nizko zakasnitvijo 10G MAC
Uporabniški priročnik
AN 795 Izvedbene smernice za podsistem 10G Ethernet z uporabo nizke zakasnitve 10G MAC
AN 795: Implementiranje smernic za podsistem 10G Ethernet z uporabo nizke zakasnitve 10G MAC Intel FPGA® IP v napravah Intel ® Arria® 10
Izvajanje smernic za podsistem 10G Ethernet z uporabo nizke zakasnitve 10G MAC Intel® FPGA IP v napravah Intel® Arria® 10
Smernice za izvedbo vam pokažejo, kako uporabljati Intelov krmilnik dostopa do medijev (MAC) z nizko zakasnitvijo 10G in IP-je PHY.
Slika 1. Sistem Intel® Arria® 10 z nizko zakasnitvijo Ethernet 10G MAC
Tabela 1. Modeli Intel® Arria® 10 Ethernet 10G MAC z nizko zakasnitvijo
V tej tabeli so navedeni vsi modeli Intel® Arria® 10 za Ethernet z nizko zakasnitvijo 10G MAC Intel FPGA IP.
| Oblikovanje Example | Različica MAC | PHY | Razvojni komplet |
| 10GBase-R Ethernet | 10G | Domači PHY | Transceiver Intel Arria 10 GX SI |
| Način registracije 10GBase-R Ethernet |
10G | Domači PHY | Transceiver Intel Arria 10 GX SI |
| XAUI Ethernet | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| 1G/10G Ethernet | 1G/10G | 1G/10GbE in 10GBASE-KR PHY | Transceiver Intel Arria 10 GX SI |
| 1G/10G Ethernet s 1588 | 1G/10G | 1G/10GbE in 10GBASE-KR PHY | Transceiver Intel Arria 10 GX SI |
| 10M/100M/1G/10G Ethernet | 10M/100M/1G/10G | 1G/10GbE in 10GBASE-KR PHY | Transceiver Intel Arria 10 GX SI |
| 10M/100M/1G/10G Ethernet z 1588 |
10M/100M/1G/10G | 1G/10GbE in 10GBASE-KR PHY | Transceiver Intel Arria 10 GX SI |
| 1G/2.5G Ethernet | 1G/2.5G | 1G/2.5G/5G/10G Večstopenjski Ethernet PHY |
Transceiver Intel Arria 10 GX SI |
| 1G/2.5G Ethernet s 1588 | 1G/2.5G | 1G/2.5G/5G/10G Večstopenjski Ethernet PHY |
Transceiver Intel Arria 10 GX SI |
| 1G/2.5G/10G Ethernet | 1G/2.5G/10G | 1G/2.5G/5G/10G Večstopenjski Ethernet PHY |
Transceiver Intel Arria 10 GX SI |
| 10G USXGMII Ethernet | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G Večstopenjski Ethernet PHY |
Transceiver Intel Arria 10 GX SI |
Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve.
*Druga imena in blagovne znamke so lahko last drugih.
1. Izvajanje smernic za podsistem 10G Ethernet z uporabo nizke zakasnitve 10G MAC Intel® FPGA IP v napravah Intel® Arria® 10
683347 | 2020.10.28
Opomba:
Do vseh navedenih zasnov lahko dostopate prek urejevalnika parametrov IP Intel® FPGA z nizko zakasnitvijo Ethernet 10G MAC v programski opremi Intel Quartus Prime, razen za referenčno zasnovo XAUI Ethernet. Referenčno zasnovo XAUI Ethernet lahko dobite v Design Store.
Intel ponuja ločene IP-je MAC in PHY za podsisteme Ethernet z več hitrostmi od 10M do 1G, da zagotovi prilagodljivo implementacijo. Instanciirate lahko Ethernet 10G MAC z nizko zakasnitvijo Intel FPGA IP z 1G/2.5G/5G/10G Ethernet PHY z več hitrostmi, Intel Arria 10 1G/10GbE in 10GBASE-KR PHY ali XAUI PHY in Intel Arria 10 Transceiver Native PHY za zadovoljiti različne zahteve oblikovanja.
Povezane informacije
- Ethernet z nizko zakasnitvijo 10G MAC Intel FPGA IP Uporabniški priročnik
Zagotavlja podrobne informacije o instanciranju in parametriranju MAC IP. - Ethernet z nizko zakasnitvijo 10G MAC Intel Arria 10 FPGA IP Design Example Uporabniški priročnik
Zagotavlja podrobne informacije o instanciranju in parametriranju načrta MAC npramples. - Uporabniški priročnik za oddajnik-sprejemnik Intel Arria 10 PHY
Zagotavlja podrobne informacije o instanciranju in parametriranju PHY IP. - Kontrolni seznam za odpravljanje napak Ethernet 10G MAC z nizko zakasnitvijo
- AN 699: Uporaba Altera Ethernet Design Toolkit
Ta komplet orodij vam pomaga konfigurirati in zagnati referenčne načrte Etherneta ter odpraviti napake, povezane z Ethernetom. - Analiza drevesa napak za težavo s poškodovanimi podatki 10G MAC z nizko zakasnitvijo
- Arria 10 Ethernet z nizko zakasnitvijo 10G MAC in XAUI PHY Referenčna zasnova
Zagotavlja files za referenčno zasnovo.
1.1. Nizka zakasnitev Ethernet 10G MAC in Intel Arria 10 Transceiver Native PHY Intel FPGA IP-ji
Intel Arria 10 Transceiver Native PHY Intel FPGA IP lahko konfigurirate za implementacijo 10GBASE-R PHY s specifično fizično plastjo za Ethernet, ki deluje pri podatkovni hitrosti 10.3125 Gbps, kot je opredeljeno v členu 49 specifikacije IEEE 802.3-2008.
Ta konfiguracija zagotavlja XGMII do Etherneta z nizko zakasnitvijo 10G MAC Intel FPGA IP in izvaja enokanalni 10.3 Gbps PHY, ki zagotavlja neposredno povezavo z optičnim modulom SFP+ z uporabo električnih specifikacij SFI.
Intel ponuja dva zasnova podsistema 10GBASE-R Ethernet, nprampdatoteke in te načrte lahko ustvarite dinamično z uporabo urejevalnika IP parametrov Low Latency Ethernet 10G MAC Intel FPGA. Zasnove podpirajo funkcionalno simulacijo in testiranje strojne opreme na določenih razvojnih kompletih Intel.
Slika 2. Shema takta in ponastavitve za Ethernet 10G MAC z nizko zakasnitvijo in izvorni sprejemnik-sprejemnik Intel Arria 10 PHY v 10GBASE-R Design Example
Slika 3. Shema takta in ponastavitve za Ethernet 10G MAC z nizko zakasnitvijo in izvorni PHY sprejemnika Intel Arria 10 v zasnovi 10GBASE-R Example z Register Način omogočen
Povezane informacije
Ethernet z nizko zakasnitvijo 10G MAC Intel Arria 10 FPGA IP Design Example Uporabniški priročnik
Zagotavlja podrobne informacije o instanciranju in parametriranju načrta MAC npramples.
1.2. Ethernet 10G MAC z nizko zakasnitvijo in XAUI PHY Intel FPGA IP
XAUI PHY Intel FPGA IP zagotavlja XGMII do Etherneta z nizko zakasnitvijo 10G MAC Intel FPGA IP in izvaja štiri steze vsakega pri 3.125 Gbps na vmesniku PMD.
XAUI PHY je posebna implementacija fizičnega sloja 10-gigabitne ethernetne povezave, opredeljene v specifikaciji IEEE 802.3ae-2008.
Referenčno zasnovo za podsistem 10GbE, implementiran z nizko zakasnitvijo Ethernet 10G MAC in XAUI PHY Intel FPGA IP-ji, lahko dobite v Design Store. Zasnova podpira funkcionalno simulacijo in testiranje strojne opreme na določenem Intelovem razvojnem kompletu.
Slika 4. Shema takta in ponastavitve za referenčno zasnovo Ethernet 10G MAC in XAUI PHY z nizko zakasnitvijo 
Povezane informacije
- Arria 10 Ethernet z nizko zakasnitvijo 10G MAC in XAUI PHY Referenčna zasnova
Zagotavlja files za referenčno zasnovo. - AN 794: Arria 10 Ethernet z nizko zakasnitvijo 10G MAC in XAUI PHY Referenčna zasnova
1.3. Ethernet z nizko zakasnitvijo 10G MAC in 1G/10GbE ter 10GBASEKR PHY Intel Arria 10 FPGA IP
1G/10GbE in 10GBASE-KR PHY Intel Arria 10 FPGA IP zagotavljata MII, GMII in XGMII do Etherneta z nizko zakasnitvijo 10G MAC Intel FPGA IP.
1G/10GbE in 10GBASE-KR PHY Intel Arria 10 FPGA IP implementirata enokanalni 10Mbps/100Mbps/1Gbps/10Gbps serijski PHY. Zasnove zagotavljajo neposredno povezavo z dvojno hitrostjo 1G/10GbE vtičnimi moduli SFP+, 10M–10GbE 10GBASE-T in 10M/100M/1G/10GbE 1000BASE-T bakrenimi zunanjimi PHY napravami ali vmesniki čip-čip. Ta jedra IP podpirajo nastavljive hitrosti prenosa podatkov 10Mbps/100Mbps/1Gbps/10Gbps.
Intel ponuja zasnovo z dvojno hitrostjo 1G/10GbE in več hitrostjo 10Mb/100Mb/1Gb/10GbE, npr.ampdatoteke in te modele lahko ustvarite dinamično z nizko zakasnitvijo
Ethernet 10G MAC Intel FPGA IP urejevalnik parametrov. Zasnove podpirajo funkcionalno simulacijo in testiranje strojne opreme na določenem Intelovem razvojnem kompletu.
Izvedba podsistema Ethernet z več hitrostmi z uporabo 1G/10GbE ali 10GBASE-KR PHY Intel Arria 10 FPGA IP zasnove zahteva ročne omejitve SDC za notranje ure PHY IP in ravnanje s prečkanjem domene ure. Glejte altera_eth_top.sdc file pri oblikovanju prampče želite izvedeti več o zahtevanih omejitvah SDC create_generated_clock, set_clock_groups in set_false_path.
Slika 5. Shema takta in ponastavitve za Ethernet 10G MAC z nizko zakasnitvijo in Intel Arria 10 1G/10GbE in 10GBASE-KR Design Example (način 1G/10GbE)
Slika 6. Shema takta in ponastavitve za Ethernet 10G MAC z nizko zakasnitvijo in Intel Arria 10 1G/10GbE in 10GBASE-KR Design Example (način 10Mb/100Mb/1Gb/10GbE)
Povezane informacije
Ethernet z nizko zakasnitvijo 10G MAC Intel Arria 10 FPGA IP Design Example Uporabniški priročnik
Zagotavlja podrobne informacije o instanciranju in parametriranju načrta MAC npramples.
1.4. Ethernet z nizko zakasnitvijo 10G MAC in 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IP-ji
1G/2.5G/5G/10G multi-Rate Ethernet PHY Intel FPGA IP za naprave Intel Arria 10 zagotavlja GMII in XGMII Ethernetu z nizko zakasnitvijo 10G MAC Intel FPGA IP.
1G/2.5G/5G/10G multi-Rate Ethernet PHY Intel FPGA IP za naprave Intel Arria 10 izvaja enokanalni serijski PHY 1G/2.5G/5G/10Gbps. Zasnova zagotavlja neposredno povezavo z dvojno hitrostjo 1G/2.5GbE vtičnimi moduli SFP+, bakrenimi zunanjimi PHY napravami MGBASE-T in NBASE-T ali vmesniki čip-čip. Ti IP-ji podpirajo nastavljive hitrosti prenosa podatkov 1G/2.5G/5G/10Gbps.
Intel ponuja dvohitrostni 1G/2.5GbE, večhitrostni 1G/2.5G/10GbE MGBASE-T in večhitrostni 1G/2.5G/5G/10GbE MGBASE-T design exampdatoteke in te načrte lahko ustvarite dinamično z uporabo urejevalnika IP parametrov Low Latency Ethernet 10G MAC Intel FPGA. Zasnove podpirajo funkcionalno simulacijo in testiranje strojne opreme na določenem Intelovem razvojnem kompletu.
Slika 7. Shema takta in ponastavitve za Ethernet z nizko zakasnitvijo 10G MAC in 1G/2.5G/5G/10G Ethernet z več hitrostmi PHY Design Example (način 1G/2.5G)
Za implementacije ethernetnega podsistema MBASE-T z več hitrostmi 1G/2.5GbE in 1G/2.5G/10GbE, ki uporabljajo 1G/2.5G/5G/10G Ethernet z več hitrostmi PHY Intel FPGA IP, Intel priporoča, da kopirate modul za rekonfiguracijo oddajnika (alt_mge_rcfg_a10. sv) opremljen z zasnovo example. Ta modul ponovno konfigurira hitrost oddajno-sprejemnega kanala z 1G na 2.5G ali na 10G in obratno.
Implementacija podsistema Ethernet z več hitrostmi 1G/2.5GbE in 1G/2.5G/10GbE MBASE-T zahteva tudi ročne omejitve SDC za notranje ure PHY IP
in obravnavanje prečkanja domene ure. Glejte altera_eth_top.sdc file pri oblikovanju prampče želite izvedeti več o zahtevanih omejitvah SDC create_generated_clock, set_clock_groups in set_false_path.
Slika 8. Shema takta in ponastavitve za Ethernet z nizko zakasnitvijo 10G MAC in 1G/2.5G/5G/10G Ethernet z več hitrostmi PHY Design Example (način 1G/2.5G/10GbE MBASE-T) 
Slika 9. Shema takta in ponastavitve za Ethernet 10G MAC z nizko zakasnitvijo in 1G/2.5G/5G/10G Ethernet z več hitrostmi PHY Design Example (1G/2.5G/5G/10GbE način NBASE-T)
Povezane informacije
Ethernet z nizko zakasnitvijo 10G MAC Intel Arria 10 FPGA IP Design Example Uporabniški priročnik Ponuja podrobne informacije o instanciranju in parametriranju načrta MAC npramples.
1.5. Zgodovina revizij dokumenta za AN 795: Izvajanje smernic za podsistem 10G Ethernet z uporabo nizke zakasnitve 10G MAC Intel FPGA IP v napravah Intel Arria 10
| Različica dokumenta | Spremembe |
| 2020.10.28 | • Preimenovan v Intel. • Dokument preimenoval v AN 795: Izvajanje smernic za podsistem 10G Ethernet z uporabo nizke zakasnitve 10G MAC Intel FPGA IP v napravah Intel Arria 10. |
| Datum | Različica | Spremembe |
| februar-17 | 2017.02.01 | Začetna izdaja. |
AN 795: Izvajanje smernic za 10G ethernetni podsistem z uporabo nizke
Zakasnitev 10G MAC Intel® FPGA IP v napravah Intel® Arria® 10
Spletna različica
Pošlji povratne informacije
ID: 683347
Različica: 2020.10.28
Dokumenti / Viri
 |
intel AN 795 Implementing Guidelines for 10G Ethernet Subsystem Using Low Latency 10G MAC [pdf] Uporabniški priročnik AN 795 Izvedbene smernice za 10G Ethernet podsistem z nizko zakasnitvijo 10G MAC, AN 795, Izvedbene smernice za 10G Ethernet podsistem z nizko zakasnitvijo 10G MAC, Ethernet podsistem z nizko zakasnitvijo 10G MAC, nizko zakasnitvijo 10G MAC |
