AN 795 Implementačné pokyny pre 10G
Ethernetový subsystém využívajúci 10G MAC s nízkou latenciou
Používateľská príručka
AN 795 Implementačné pokyny pre 10G Ethernetový subsystém s nízkou latenciou 10G MAC
AN 795: Implementačné pokyny pre 10G Ethernetový subsystém s nízkou latenciou 10G MAC Intel FPGA® IP v zariadeniach Intel ® Arria® 10
Implementačné pokyny pre 10G Ethernetový subsystém s nízkou latenciou 10G MAC Intel® FPGA IP v zariadeniach Intel® Arria® 10
Implementačné pokyny vám ukážu, ako používať Intel Low Latency 10G Media Access Controller (MAC) a PHY IP.
Obrázok 1. Systém Intel® Arria® 10 Ethernet 10G MAC s nízkou latenciou
Tabuľka 1. Návrhy Intel® Arria® 10 Ethernet 10G MAC s nízkou latenciou
V tejto tabuľke sú uvedené všetky návrhy Intel® Arria® 10 pre Ethernet 10G MAC Intel FPGA IP s nízkou latenciou.
| Dizajn naprample | Variant MAC | PHY | Vývojová súprava |
| Ethernet 10 GBase-R | 10G | Natívne PHY | Transceiver Intel Arria 10 GX SI |
| Režim registrácie 10GBase-R Ethernet |
10G | Natívne PHY | Transceiver Intel Arria 10 GX SI |
| Ethernet XAUI | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| 1G/10G Ethernet | 1G/10G | 1G/10GbE a 10GBASE-KR PHY | Transceiver Intel Arria 10 GX SI |
| 1G/10G Ethernet s 1588 | 1G/10G | 1G/10GbE a 10GBASE-KR PHY | Transceiver Intel Arria 10 GX SI |
| 10M/100M/1G/10G Ethernet | 10M/100M/1G/10G | 1G/10GbE a 10GBASE-KR PHY | Transceiver Intel Arria 10 GX SI |
| 10M/100M/1G/10G Ethernet s 1588 |
10M/100M/1G/10G | 1G/10GbE a 10GBASE-KR PHY | Transceiver Intel Arria 10 GX SI |
| 1G/2.5G Ethernet | 1G/2.5G | 1G/2.5G/5G/10G Viacrýchlostný Ethernet PHY |
Transceiver Intel Arria 10 GX SI |
| 1G/2.5G Ethernet s 1588 | 1G/2.5G | 1G/2.5G/5G/10G Viacrýchlostný Ethernet PHY |
Transceiver Intel Arria 10 GX SI |
| 1G/2.5G/10G Ethernet | 1G/2.5G/10G | 1G/2.5G/5G/10G Viacrýchlostný Ethernet PHY |
Transceiver Intel Arria 10 GX SI |
| Ethernet 10G USXGMII | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G Viacrýchlostný Ethernet PHY |
Transceiver Intel Arria 10 GX SI |
Intel Corporation. Všetky práva vyhradené. Intel, logo Intel a ďalšie značky Intel sú ochranné známky spoločnosti Intel Corporation alebo jej dcérskych spoločností. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, pokiaľ to nie je výslovne písomne dohodnuté spoločnosťou Intel. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadenia skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb.
*Iné názvy a značky môžu byť majetkom iných.
1. Implementačné pokyny pre 10G Ethernetový subsystém s nízkou latenciou 10G MAC Intel® FPGA IP v zariadeniach Intel® Arria® 10
683347 | 2020.10.28
Poznámka:
K všetkým uvedeným návrhom môžete pristupovať prostredníctvom editora parametrov IP s nízkou latenciou Ethernet 10G MAC Intel® FPGA v softvéri Intel Quartus Prime, okrem referenčného dizajnu XAUI Ethernet. Referenčný dizajn XAUI Ethernet môžete získať z obchodu Design Store.
Intel ponúka samostatné MAC a PHY IP pre subsystémy 10M až 1G Multi-rate Ethernet, aby sa zabezpečila flexibilná implementácia. Môžete vytvoriť inštanciu Low Latency Ethernet 10G MAC Intel FPGA IP s 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE a 10GBASE-KR PHY alebo XAUI PHY a Intel Arria 10 Transceiver Native PHY na vyhovieť rôznym požiadavkám na dizajn.
Súvisiace informácie
- Nízka latencia Ethernet 10G MAC Intel FPGA IP Užívateľská príručka
Poskytuje podrobné informácie o vytváraní inštancií a parametrizácii MAC IP. - Ethernet 10G MAC s nízkou latenciou Intel Arria 10 FPGA IP Design Example Používateľská príručka
Poskytuje podrobné informácie o vytváraní inštancií a parametrizácii dizajnu MAC napramples. - Intel Arria 10 Transceiver PHY Užívateľská príručka
Poskytuje podrobné informácie o vytváraní inštancií a parametrizácii PHY IP. - Kontrolný zoznam ladenia MAC s nízkou latenciou Ethernet 10G
- AN 699: Použitie Altera Ethernet Design Toolkit
Táto súprava nástrojov vám pomôže nakonfigurovať a spustiť referenčné návrhy Ethernetu, ako aj ladiť akékoľvek problémy súvisiace s Ethernetom. - Analýza stromu chýb pri probléme s poškodením údajov 10G MAC s nízkou latenciou
- Arria 10 Ethernet 10G MAC s nízkou latenciou a referenčný dizajn XAUI PHY
Poskytuje files pre referenčný dizajn.
1.1. Ethernet 10G MAC s nízkou latenciou a natívny vysielač a prijímač Intel Arria 10 PHY Intel FPGA IP
Intel Arria 10 Transceiver Native PHY Intel FPGA IP môžete nakonfigurovať tak, aby implementoval 10GBASE-R PHY s fyzickou vrstvou špecifickou pre Ethernet bežiacou rýchlosťou 10.3125 Gbps, ako je definované v článku 49 špecifikácie IEEE 802.3-2008.
Táto konfigurácia poskytuje XGMII až Low Latency Ethernet 10G MAC Intel FPGA IP a implementuje jednokanálový 10.3 Gbps PHY poskytujúci priame pripojenie k optickému modulu SFP+ pomocou elektrickej špecifikácie SFI.
Intel ponúka dva 10GBASE-R ethernetové podsystémy s dizajnom napramples a tieto návrhy môžete generovať dynamicky pomocou editora parametrov IP s nízkou latenciou Ethernet 10G MAC Intel FPGA. Návrhy podporujú funkčnú simuláciu a testovanie hardvéru na určených vývojových súpravách Intel.
Obrázok 2. Schéma taktovania a resetovania pre Ethernet 10G MAC s nízkou latenciou a natívny transceiver PHY Intel Arria 10 v 10GBASE-R Design Example
Obrázok 3. Schéma taktovania a resetovania pre Ethernet 10G MAC s nízkou latenciou a natívny vysielač a prijímač Intel Arria 10 PHY v 10GBASE-R Design Example s Registrom Režim povolený
Súvisiace informácie
Ethernet 10G MAC s nízkou latenciou Intel Arria 10 FPGA IP Design Example Používateľská príručka
Poskytuje podrobné informácie o vytváraní inštancií a parametrizácii dizajnu MAC napramples.
1.2. Ethernet 10G MAC a XAUI PHY Intel FPGA IP s nízkou latenciou
XAUI PHY Intel FPGA IP poskytuje XGMII až Low Latency Ethernet 10G MAC Intel FPGA IP a implementuje štyri pruhy každý s rýchlosťou 3.125 Gbps na rozhraní PMD.
XAUI PHY je implementácia špecifickej fyzickej vrstvy 10 Gigabit Ethernet linky definovanej v špecifikácii IEEE 802.3ae-2008.
Referenčný návrh pre 10GbE subsystém implementovaný pomocou Low Latency Ethernet 10G MAC a XAUI PHY Intel FPGA IPs môžete získať z Design Store. Dizajn podporuje funkčnú simuláciu a testovanie hardvéru na vývojovej súprave Intel.
Obrázok 4. Schéma taktovania a resetovania pre Ethernet 10G MAC s nízkou latenciou a referenčný dizajn XAUI PHY 
Súvisiace informácie
- Arria 10 Ethernet 10G MAC s nízkou latenciou a referenčný dizajn XAUI PHY
Poskytuje files pre referenčný dizajn. - AN 794: Arria 10 Low Latency Ethernet 10G MAC a XAUI PHY referenčný dizajn
1.3. Ethernet s nízkou latenciou 10G MAC a 1G/10GbE a 10GBASEKR PHY Intel Arria 10 FPGA IP
1G/10GbE a 10GBASE-KR PHY Intel Arria 10 FPGA IP poskytujú MII, GMII a XGMII Ethernet 10G MAC Intel FPGA IP s nízkou latenciou.
1G/10GbE a 10GBASE-KR PHY Intel Arria 10 FPGA IP implementujú jednokanálový 10Mbps/100Mbps/1Gbps/10Gbps sériový PHY. Konštrukcie poskytujú priame pripojenie k 1G/10GbE dvojrýchlostným zásuvným modulom SFP+, 10M–10GbE 10GBASE-T a 10M/100M/1G/10GbE 1000BASE-T medeným externým PHY zariadeniam alebo rozhraniam čip-čip. Tieto jadrá IP podporujú rekonfigurovateľné prenosové rýchlosti 10 Mbps/100 Mbps/1 Gbps/10 Gbps.
Intel ponúka dvojrýchlostný 1G/10GbE a viacrýchlostný 10Mb/100Mb/1Gb/10GbE dizajn examples a tieto návrhy môžete generovať dynamicky pomocou nízkej latencie
Ethernet 10G MAC Editor parametrov IP Intel FPGA. Návrhy podporujú funkčnú simuláciu a testovanie hardvéru na vývojovej súprave Intel.
Implementácia viacrýchlostného ethernetového subsystému pomocou 1G/10GbE alebo 10GBASE-KR PHY Intel Arria 10 FPGA IP dizajn vyžaduje manuálne obmedzenia SDC pre interné PHY IP hodiny a manipuláciu s prekrížením hodinových domén. Pozrite si altera_eth_top.sdc file v prevedení naprampAk sa chcete dozvedieť viac o požadovaných obmedzeniach create_generated_clock, set_clock_groups a set_false_path SDC.
Obrázok 5. Schéma taktovania a resetovania pre Ethernet 10G MAC s nízkou latenciou a Intel Arria 10 1G/10GbE a 10GBASE-KR Design Example (režim 1G/10GbE)
Obrázok 6. Schéma taktovania a resetovania pre Ethernet 10G MAC s nízkou latenciou a Intel Arria 10 1G/10GbE a 10GBASE-KR Design Example (režim 10Mb/100Mb/1Gb/10GbE)
Súvisiace informácie
Ethernet 10G MAC s nízkou latenciou Intel Arria 10 FPGA IP Design Example Používateľská príručka
Poskytuje podrobné informácie o vytváraní inštancií a parametrizácii dizajnu MAC napramples.
1.4. Ethernet 10G MAC s nízkou latenciou a 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IP
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP pre zariadenia Intel Arria 10 poskytuje GMII a XGMII pre Ethernet 10G MAC Intel FPGA IP s nízkou latenciou.
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP pre zariadenia Intel Arria 10 implementuje jednokanálový 1G/2.5G/5G/10Gbps sériové PHY. Dizajn poskytuje priame pripojenie k 1G/2.5GbE dvojrýchlostným zásuvným modulom SFP+, medeným externým PHY zariadeniam MGBASE-T a NBASE-T alebo rozhraniam čip-čip. Tieto adresy IP podporujú rekonfigurovateľné prenosové rýchlosti 1G/2.5G/5G/10Gbps.
Intel ponúka dvojrýchlostné 1G/2.5GbE, viacrýchlostné 1G/2.5G/10GbE MGBASE-T a viacrýchlostné 1G/2.5G/5G/10GbE MGBASE-T dizajn examples a tieto návrhy môžete generovať dynamicky pomocou editora parametrov IP s nízkou latenciou Ethernet 10G MAC Intel FPGA. Návrhy podporujú funkčnú simuláciu a testovanie hardvéru na vývojovej súprave Intel.
Obrázok 7. Schéma taktovania a resetovania pre Ethernet 10G MAC s nízkou latenciou a 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (režim 1G/2.5G)
Pre viacrýchlostné implementácie 1G/2.5GbE a 1G/2.5G/10GbE ethernetového subsystému MBASE-T pomocou 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP spoločnosť Intel odporúča skopírovať modul na rekonfiguráciu vysielača a prijímača (alt_mge_rcfg_a10. sv) opatrený vzorom naprample. Tento modul rekonfiguruje rýchlosť kanála transceivera z 1G na 2.5G alebo na 10G a naopak.
Implementácia viacrýchlostného ethernetového subsystému 1G/2.5GbE a 1G/2.5G/10GbE MBASE-T Ethernet tiež vyžaduje manuálne obmedzenia SDC pre interné PHY IP hodiny.
a manipuláciu s prekračovaním časových domén. Pozrite si altera_eth_top.sdc file v prevedení naprampAk sa chcete dozvedieť viac o požadovaných obmedzeniach create_generated_clock, set_clock_groups a set_false_path SDC.
Obrázok 8. Schéma taktovania a resetovania pre Ethernet 10G MAC s nízkou latenciou a 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (režim 1G/2.5G/10GbE MBASE-T) 
Obrázok 9. Schéma taktovania a resetovania pre Ethernet 10G MAC s nízkou latenciou a 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (režim NBASE-T 1G/2.5G/5G/10GbE)
Súvisiace informácie
Ethernet 10G MAC s nízkou latenciou Intel Arria 10 FPGA IP Design Example Používateľská príručka Poskytuje podrobné informácie o vytváraní inštancií a parametrizácii dizajnu MAC napramples.
1.5. História revízií dokumentu pre AN 795: Implementačné pokyny pre 10G Ethernetový subsystém s nízkou latenciou 10G MAC Intel FPGA IP v zariadeniach Intel Arria 10
| Verzia dokumentu | Zmeny |
| 2020.10.28 | • Premenované na Intel. • Dokument bol premenovaný na AN 795: Implementing Guidelines for 10G Ethernet Subsystem using Low Latency 10G MAC Intel FPGA IP in Intel Arria 10 Devices. |
| Dátum | Verzia | Zmeny |
| Február-17 | 2017.02.01 | Prvotné uvoľnenie. |
AN 795: Implementačné pokyny pre 10G Ethernetový subsystém využívajúci nízku úroveň
Latencia 10G MAC Intel® FPGA IP v zariadeniach Intel® Arria® 10
Online verzia
Odoslať spätnú väzbu
ID: 683347
Verzia: 2020.10.28
Dokumenty / zdroje
 |
Implementačné pokyny intel AN 795 pre 10G Ethernetový subsystém s nízkou latenciou 10G MAC [pdf] Používateľská príručka AN 795 Implementačné pokyny pre 10G ethernetový subsystém používajúci 10G MAC s nízkou latenciou, AN 795, Implementačné pokyny pre 10G ethernetový subsystém pomocou 10G MAC s nízkou latenciou, ethernetový subsystém využívajúci 10G MAC s nízkou latenciou, 10G MAC s nízkou latenciou |
