AN 795 Smjernice za implementaciju 10G
Ethernet podsistem koji koristi 10G MAC niske latencije
Uputstvo za upotrebu
AN 795 Smjernice za implementaciju za 10G Ethernet podsistem koji koristi 10G MAC niske latencije
AN 795: Smjernice za implementaciju 10G Ethernet podsistema koji koristi 10G MAC Intel FPGA® IP s malim kašnjenjem u Intel® Arria® 10 uređajima
Smjernice za implementaciju 10G Ethernet podsistema koji koristi 10G MAC Intel® FPGA IP sa niskim kašnjenjem u Intel® Arria® 10 uređajima
Smernice za implementaciju vam pokazuju kako da koristite Intelov 10G kontroler pristupa medijima (MAC) i PHY IP adrese.
Slika 1. Intel® Arria® 10 Ethernet 10G MAC sistem niske latencije
Tabela 1. Intel® Arria® 10 Ethernet 10G MAC dizajni niske latencije
Ova tabela navodi sve Intel ® Arria® 10 dizajne za Ethernet 10G MAC Intel FPGA IP niske latencije.
| Design Example | MAC varijanta | PHY | Development Kit |
| 10GBase-R Ethernet | 10G | Native PHY | Intel Arria 10 GX primopredajnik SI |
| 10GBase-R Register Mode Ethernet |
10G | Native PHY | Intel Arria 10 GX primopredajnik SI |
| XAUI Ethernet | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| 1G/10G Ethernet | 1G/10G | 1G/10GbE i 10GBASE-KR PHY | Intel Arria 10 GX primopredajnik SI |
| 1G/10G Ethernet sa 1588 | 1G/10G | 1G/10GbE i 10GBASE-KR PHY | Intel Arria 10 GX primopredajnik SI |
| 10M/100M/1G/10G Ethernet | 10M/100M/1G/10G | 1G/10GbE i 10GBASE-KR PHY | Intel Arria 10 GX primopredajnik SI |
| 10M/100M/1G/10G Ethernet sa 1588 |
10M/100M/1G/10G | 1G/10GbE i 10GBASE-KR PHY | Intel Arria 10 GX primopredajnik SI |
| 1G/2.5G Ethernet | 1G/2.5G | 1G/2.5G/5G/10G Višestruki Ethernet PHY |
Intel Arria 10 GX primopredajnik SI |
| 1G/2.5G Ethernet sa 1588 | 1G/2.5G | 1G/2.5G/5G/10G Višestruki Ethernet PHY |
Intel Arria 10 GX primopredajnik SI |
| 1G/2.5G/10G Ethernet | 1G/2.5G/10G | 1G/2.5G/5G/10G Višestruki Ethernet PHY |
Intel Arria 10 GX primopredajnik SI |
| 10G USXGMII Ethernet | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G Višestruki Ethernet PHY |
Intel Arria 10 GX primopredajnik SI |
Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci Intel Corporation ili njenih podružnica. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga.
*Druga imena i robne marke mogu se smatrati vlasništvom drugih.
1. Implementacija smjernica za 10G Ethernet podsistem koji koristi 10G MAC Intel® FPGA IP sa niskim kašnjenjem u Intel® Arria® 10 uređajima
683347 | 2020.10.28
Napomena:
Svim navedenim dizajnima možete pristupiti preko Low Latency Ethernet 10G MAC Intel® FPGA IP uređivača IP parametara u softveru Intel Quartus Prime, osim XAUI Ethernet referentnog dizajna. Možete dobiti XAUI Ethernet referentni dizajn iz Design Store-a.
Intel nudi odvojene MAC i PHY IP adrese za Ethernet podsisteme od 10M do 1G sa više brzina kako bi se osigurala fleksibilna implementacija. Možete instancirati Ethernet 10G MAC Intel FPGA IP sa 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE i 10GBASE-KR PHY, ili XAUI PHY i Intel Arria 10 primopredajnikom na izvornom PHY zadovoljiti različite zahtjeve dizajna.
Povezane informacije
- Nisko kašnjenje Ethernet 10G MAC Intel FPGA IP korisnički priručnik
Pruža detaljne informacije o instanciranju i parametriranju MAC IP-a. - Ethernet 10G MAC niske latencije Intel Arria 10 FPGA IP dizajn Example Korisničko uputstvo
Pruža detaljne informacije o instanciranju i parametriziranju MAC dizajna npramples. - Intel Arria 10 primopredajnik PHY Uputstvo za upotrebu
Pruža detaljne informacije o instanciranju i parametriziranju PHY IP-a. - Kontrolna lista za ispravljanje grešaka Ethernet 10G MAC niske latencije
- AN 699: Korištenje Altera Ethernet kompleta alata za dizajn
Ovaj komplet alata vam pomaže da konfigurišete i pokrenete Ethernet referentne dizajne, kao i da otklonite greške vezane za Ethernet. - Analiza stabla grešaka za problem oštećenja 10G MAC podataka niske latencije
- Arria 10 Ethernet 10G MAC i XAUI PHY referentni dizajn niske latencije
Pruža files za referentni dizajn.
1.1. Ethernet 10G MAC niskog kašnjenja i Intel Arria 10 primopredajnik Native PHY Intel FPGA IP-ovi
Možete konfigurisati Intel Arria 10 Transceiver Native PHY Intel FPGA IP za implementaciju 10GBASE-R PHY sa fizičkim slojem specifičnim za Ethernet koji radi pri brzini podataka od 10.3125 Gbps kao što je definisano u klauzuli 49 specifikacije IEEE 802.3-2008.
Ova konfiguracija pruža XGMII do Low Latency Ethernet 10G MAC Intel FPGA IP i implementira jednokanalni 10.3 Gbps PHY pružajući direktnu vezu sa SFP+ optičkim modulom koristeći SFI električne specifikacije.
Intel nudi dva 10GBASE-R Ethernet podsistema dizajna npramples i možete generisati ove dizajne dinamički koristeći Ethernet 10G MAC Intel FPGA IP uređivač parametara niske latencije. Dizajni podržavaju funkcionalnu simulaciju i testiranje hardvera na određenim Intelovim razvojnim kompletima.
Slika 2. Šema taktiranja i resetiranja za Ethernet 10G MAC niske latencije i izvorni PHY primopredajnik Intel Arria 10 u 10GBASE-R dizajnu Example
Slika 3. Šema takta i resetiranja za Ethernet 10G MAC niske latencije i Intel Arria 10 primopredajnik Native PHY u 10GBASE-R dizajnu Example sa Registrom Mode Enabled
Povezane informacije
Ethernet 10G MAC niske latencije Intel Arria 10 FPGA IP dizajn Example Korisničko uputstvo
Pruža detaljne informacije o instanciranju i parametriziranju MAC dizajna npramples.
1.2. Ethernet 10G MAC i XAUI PHY Intel FPGA IP sa niskim kašnjenjem
XAUI PHY Intel FPGA IP pruža XGMII do Low Latency Ethernet 10G MAC Intel FPGA IP i implementira četiri trake svaka pri 3.125 Gbps na PMD interfejsu.
XAUI PHY je specifična implementacija fizičkog sloja 10 Gigabit Ethernet veze definirane u IEEE 802.3ae-2008 specifikaciji.
Referentni dizajn za 10GbE podsistem implementiran pomoću Ethernet 10G MAC i XAUI PHY Intel FPGA IP-ova možete dobiti iz Design Store-a. Dizajn podržava funkcionalnu simulaciju i testiranje hardvera na naznačenom Intelovom razvojnom kompletu.
Slika 4. Šema taktiranja i resetiranja za Ethernet 10G MAC i XAUI PHY referentni dizajn s malim kašnjenjem 
Povezane informacije
- Arria 10 Ethernet 10G MAC i XAUI PHY referentni dizajn niske latencije
Pruža files za referentni dizajn. - AN 794: Arria 10 Ethernet niske latencije 10G MAC i XAUI PHY referentni dizajn
1.3. Ethernet niske latencije 10G MAC i 1G/10GbE i 10GBASEKR PHY Intel Arria 10 FPGA IP-ovi
1G/10GbE i 10GBASE-KR PHY Intel Arria 10 FPGA IP pružaju MII, GMII i XGMII do Ethernet 10G MAC Intel FPGA IP sa niskim kašnjenjem.
1G/10GbE i 10GBASE-KR PHY Intel Arria 10 FPGA IP implementiraju jednokanalni 10Mbps/100Mbps/1Gbps/10Gbps serijski PHY. Dizajni obezbeđuju direktnu vezu sa 1G/10GbE dvobrzinskim SFP+ modulima koji se mogu priključiti, 10M–10GbE 10GBASE-T i 10M/100M/1G/10GbE 1000BASE-T bakarnim eksternim PHY uređajima ili interfejsima čip-čip. Ove IP jezgre podržavaju rekonfigurabilne brzine prenosa podataka od 10Mbps/100Mbps/1Gbps/10Gbps.
Intel nudi dvobrzinski 1G/10GbE i višebrzinski 10Mb/100Mb/1Gb/10GbE dizajn examples i možete generirati ove dizajne dinamički koristeći Low Latency
Ethernet 10G MAC Intel FPGA IP uređivač parametara. Dizajn podržava funkcionalnu simulaciju i testiranje hardvera na naznačenom Intelovom razvojnom kompletu.
Implementacija višebrzinskog Ethernet podsistema koristeći 1G/10GbE ili 10GBASE-KR PHY Intel Arria 10 FPGA IP dizajn zahtijeva ručna SDC ograničenja za interne PHY IP taktove i rukovanje ukrštanjem domena takta. Pogledajte altera_eth_top.sdc file u dizajnu prampsaznajte više o potrebnim create_generated_clock, set_clock_groups i set_false_path SDC ograničenjima.
Slika 5. Šema taktiranja i resetiranja za Ethernet 10G MAC niske latencije i Intel Arria 10 1G/10GbE i 10GBASE-KR Design Example (1G/10GbE način rada)
Slika 6. Šema taktiranja i resetiranja za Ethernet 10G MAC niske latencije i Intel Arria 10 1G/10GbE i 10GBASE-KR Design Example (10Mb/100Mb/1Gb/10GbE način rada)
Povezane informacije
Ethernet 10G MAC niske latencije Intel Arria 10 FPGA IP dizajn Example Korisničko uputstvo
Pruža detaljne informacije o instanciranju i parametriziranju MAC dizajna npramples.
1.4. Ethernet niske latencije 10G MAC i 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IP-ovi
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP za Intel Arria 10 uređaje pruža GMII i XGMII za Ethernet 10G MAC Intel FPGA IP sa niskim kašnjenjem.
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP za Intel Arria 10 uređaje implementira jednokanalni 1G/2.5G/5G/10Gbps serijski PHY. Dizajn omogućava direktnu vezu sa 1G/2.5GbE dvobrzinskim SFP+ modulima koji se mogu priključiti, MGBASE-T i NBASE-T bakarnim eksternim PHY uređajima ili čip-čip interfejsima. Ovi IP-ovi podržavaju rekonfigurabilne brzine prenosa podataka od 1G/2.5G/5G/10Gbps.
Intel nudi dvostruke brzine 1G/2.5GbE, višebrzinske 1G/2.5G/10GbE MGBASE-T i višebrzinske 1G/2.5G/5G/10GbE MGBASE-T dizajn examples i možete generisati ove dizajne dinamički koristeći Ethernet 10G MAC Intel FPGA IP uređivač parametara niske latencije. Dizajn podržava funkcionalnu simulaciju i testiranje hardvera na naznačenom Intelovom razvojnom kompletu.
Slika 7. Šema taktiranja i resetiranja za Ethernet 10G MAC niske latencije i 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G način rada)
Za implementacije 1G/2.5GbE i 1G/2.5G/10GbE MBASE-T Ethernet podsistema sa više brzina koje koriste 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP, Intel preporučuje da kopirate modul za rekonfiguraciju primopredajnika (alt_mge10_rcfg_a sv) isporučeno sa dizajnom nprample. Ovaj modul rekonfiguriše brzinu kanala primopredajnika sa 1G na 2.5G, ili na 10G, i obrnuto.
Implementacija 1G/2.5GbE i 1G/2.5G/10GbE MBASE-T Ethernet podsistema s više brzina također zahtijeva ručna SDC ograničenja za interne PHY IP taktove
i rukovanje prelaskom domena sata. Pogledajte altera_eth_top.sdc file u dizajnu prampsaznajte više o potrebnim create_generated_clock, set_clock_groups i set_false_path SDC ograničenjima.
Slika 8. Šema taktiranja i resetiranja za Ethernet 10G MAC niske latencije i 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G/10GbE MBASE-T način rada) 
Slika 9. Šema taktiranja i resetiranja za Ethernet 10G MAC niske latencije i 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G/5G/10GbE NBASE-T način rada)
Povezane informacije
Ethernet 10G MAC niske latencije Intel Arria 10 FPGA IP dizajn Example Korisnički vodič Pruža detaljne informacije o instanciranju i parametriziranju MAC dizajna npramples.
1.5. Istorija revizija dokumenta za AN 795: Smjernice za implementaciju 10G Ethernet podsistema koristeći 10G MAC Intel FPGA IP sa niskim kašnjenjem u Intel Arria 10 uređajima
| Verzija dokumenta | Promjene |
| 2020.10.28 | • Rebrendiran u Intel. • Preimenovao dokument u AN 795: Smjernice za implementaciju 10G Ethernet podsistema koji koristi 10G MAC Intel FPGA IP sa niskim kašnjenjem u Intel Arria 10 uređajima. |
| Datum | Verzija | Promjene |
| februar-17 | 2017.02.01 | Prvo izdanje. |
AN 795: Smjernice za implementaciju 10G Ethernet podsistema koristeći Low
Latencija 10G MAC Intel® FPGA IP u Intel® Arria® 10 uređajima
Online verzija
Pošalji povratne informacije
ID: 683347
Verzija: 2020.10.28
Dokumenti / Resursi
 |
intel AN 795 Smjernice za implementaciju 10G Ethernet podsistema koji koristi 10G MAC niske kašnjenja [pdf] Korisnički priručnik AN 795 Smjernice za implementaciju 10G Ethernet podsistema koji koristi 10G MAC niske latencije, AN 795, Smjernice za implementaciju 10G Ethernet podsistema koristeći 10G MAC niske latencije, Ethernet podsistem koji koristi 10G MAC niske latencije, 10G MAC s niskim kašnjenjem |
