AN 795 Implementearjende rjochtlinen foar 10G
Ethernet-subsysteem mei lege wachttiid 10G MAC
Brûkersgids
AN 795 Rjochtlinen ymplementearje foar 10G Ethernet-subsysteem mei lege latency 10G MAC
AN 795: Rjochtlinen ymplementearje foar 10G Ethernet-subsysteem mei lege latency 10G MAC Intel FPGA® IP yn Intel® Arria® 10-apparaten
Rjochtlinen ymplementearje foar 10G Ethernet-subsysteem mei 10G MAC mei lege latency Intel® FPGA IP yn Intel® Arria® 10-apparaten
De ymplemintaasjerjochtlinen litte jo sjen hoe't jo Intel's Low Latency 10G Media Access Controller (MAC) en PHY IP's kinne brûke.
figuer 1. Intel® Arria® 10 Low Latency Ethernet 10G MAC System
tabel 1. Intel® Arria® 10 Low Latency Ethernet 10G MAC Designs
Dizze tabel listet alle Intel ® Arria® 10-ûntwerpen foar Low Latency Ethernet 10G MAC Intel FPGA IP.
| Design Example | MAC fariant | PHY | Untwikkeling Kit |
| 10GBase-R Ethernet | 10G | Native PHY | Intel Arria 10 GX Transceiver SI |
| 10GBase-R Register Mode Ethernet |
10G | Native PHY | Intel Arria 10 GX Transceiver SI |
| XAUI Ethernet | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| 1G/10G Ethernet | 1G/10G | 1G/10GbE en 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 1G/10G Ethernet mei 1588 | 1G/10G | 1G/10GbE en 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G Ethernet | 10M/100M/1G/10G | 1G/10GbE en 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G Ethernet mei 1588 |
10M/100M/1G/10G | 1G/10GbE en 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 1G/2.5G Ethernet | 1G/2.5G | 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 1G/2.5G Ethernet mei 1588 | 1G/2.5G | 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 1G/2.5G/10G Ethernet | 1G/2.5G/10G | 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 10G USXGMII Ethernet | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
Intel Corporation. Alle rjochten foarbehâlden. Intel, it Intel-logo en oare Intel-merken binne hannelsmerken fan Intel Corporation of har dochterûndernimmingen. Intel garandearret prestaasjes fan har FPGA- en semiconductor-produkten oan hjoeddeistige spesifikaasjes yn oerienstimming mei Intel's standert garânsje, mar behâldt it rjocht foar om op elk momint feroarings te meitsjen oan produkten en tsjinsten sûnder notice. Intel nimt gjin ferantwurdlikens of oanspraaklikens oan dy't fuortkomme út 'e applikaasje of gebrûk fan ynformaasje, produkt of tsjinst beskreaun hjiryn, útsein as útdruklik skriftlik ôfpraat troch Intel. Intel-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op alle publisearre ynformaasje en foardat se oarders pleatse foar produkten of tsjinsten.
* Oare nammen en merken kinne wurde opeaske as eigendom fan oaren.
1. Rjochtlinen ymplementearje foar 10G Ethernet-subsysteem mei lege latency 10G MAC Intel® FPGA IP yn Intel® Arria® 10-apparaten
683347 | 2020.10.28
Noat:
Jo kinne tagong krije ta alle neamde ûntwerpen fia de Low Latency Ethernet 10G MAC Intel® FPGA IP-parameterbewurker yn 'e Intel Quartus Prime-software, útsein it XAUI Ethernet-referinsjeûntwerp. Jo kinne it XAUI Ethernet-referinsjeûntwerp krije fan 'e Design Store.
Intel biedt aparte MAC- en PHY-IP's foar de 10M oant 1G Multi-rate Ethernet-subsystemen om fleksibele ymplemintaasje te garandearjen. Jo kinne de Low Latency Ethernet 10G MAC Intel FPGA IP ynstantearje mei 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE en 10GBASE-KR PHY, of XAUI PHY en Intel Arria 10 Transceiver Native PHY nei foldwaan oan ferskillende design easken.
Related Information
- Low Latency Ethernet 10G MAC Intel FPGA IP User Guide
Jout detaillearre ynformaasje oer instantiating en parameterizing de MAC IP. - Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example User Guide
Jout detaillearre ynformaasje oer instantiating en parameterizing de MAC design examples. - Intel Arria 10 Transceiver PHY User Guide
Jout detaillearre ynformaasje oer it ynstânsjejen en parameterisearjen fan it PHY IP. - Low Latency Ethernet 10G MAC Debug Checklist
- AN 699: Mei help fan de Altera Ethernet Design Toolkit
Dizze toolkit helpt jo Ethernet-referinsjeûntwerpen te konfigurearjen en út te fieren en ek alle Ethernet-relatearre problemen te debuggen. - Fault Tree Analysis foar Low Latency 10G MAC Data Corruption Issue
- Arria 10 Low Latency Ethernet 10G MAC en XAUI PHY Reference Design
Biedt de files foar de referinsje design.
1.1. Low Latency Ethernet 10G MAC en Intel Arria 10 Transceiver Native PHY Intel FPGA IPs
Jo kinne de Intel Arria 10 Transceiver Native PHY Intel FPGA IP konfigurearje om de 10GBASE-R PHY te ymplementearjen mei de Ethernet-spesifike fysike laach dy't rint op 10.3125 Gbps gegevensrate lykas definieare yn klausule 49 fan 'e IEEE 802.3-2008-spesifikaasje.
Dizze konfiguraasje leveret in XGMII nei Low Latency Ethernet 10G MAC Intel FPGA IP en ymplementearret in ienkanaal 10.3 Gbps PHY dy't in direkte ferbining leveret mei in SFP + optyske module mei SFI elektryske spesifikaasje.
Intel biedt twa 10GBASE-R Ethernet-subsysteemûntwerp bglamples en jo kinne generearje dizze ûntwerpen dynamysk mei help fan de Low Latency Ethernet 10G MAC Intel FPGA IP parameter editor. De ûntwerpen stypje funksjonele simulaasje en hardwaretesten op oanwiisde Intel-ûntwikkelingskits.
Ofbylding 2. Klok- en weromsetteskema foar Ethernet 10G MAC en Intel Arria 10 Transceiver Native PHY yn 10GBASE-R Design Example
Ofbylding 3. Klok- en resetskema foar Ethernet 10G MAC en Intel Arria 10 Transceiver Native PHY yn 10GBASE-R Design Example mei Register Mode ynskeakele
Related Information
Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example User Guide
Jout detaillearre ynformaasje oer instantiating en parameterizing de MAC design examples.
1.2. Low Latency Ethernet 10G MAC en XAUI PHY Intel FPGA IPs
De XAUI PHY Intel FPGA IP leveret in XGMII nei Low Latency Ethernet 10G MAC Intel FPGA IP en ymplementearret fjouwer banen elk op 3.125 Gbps by de PMD-ynterface.
De XAUI PHY is in spesifike fysike laach-ymplemintaasje fan 'e 10 Gigabit Ethernet-keppeling definieare yn' e IEEE 802.3ae-2008-spesifikaasje.
Jo kinne it referinsjeûntwerp krije foar it 10GbE-subsysteem ymplementearre mei Low Latency Ethernet 10G MAC en XAUI PHY Intel FPGA IP's fan Design Store. It ûntwerp stipet funksjonele simulaasje en hardwaretesten op oanwiisde Intel-ûntwikkelingskit.
Ofbylding 4. Klok- en resetskema foar Ethernet 10G MAC en XAUI PHY Reference Design 
Related Information
- Arria 10 Low Latency Ethernet 10G MAC en XAUI PHY Reference Design
Biedt de files foar de referinsje design. - AN 794: Arria 10 Low Latency Ethernet 10G MAC en XAUI PHY Reference Design
1.3. Low Latency Ethernet 10G MAC en 1G/10GbE en 10GBASEKR PHY Intel Arria 10 FPGA IPs
De 1G/10GbE en 10GBASE-KR PHY Intel Arria 10 FPGA IP leverje MII, GMII en XGMII nei Low Latency Ethernet 10G MAC Intel FPGA IP.
De 1G/10GbE en 10GBASE-KR PHY Intel Arria 10 FPGA IP implementearje in singlechannel 10Mbps/100Mbps/1Gbps/10Gbps serial PHY. De ûntwerpen jouwe in direkte ferbining mei 1G / 10GbE dual speed SFP + pluggable modules, 10M–10GbE 10GBASE-T en 10M/100M/1G/10GbE 1000BASE-T koperen eksterne PHY-apparaten, as chip-to-chip-ynterfaces. Dizze IP-kearnen stypje rekonfigureare gegevensraten fan 10Mbps/100Mbps/1Gbps/10Gbps.
Intel biedt dual-speed 1G/10GbE en multi-speed 10Mb/100Mb/1Gb/10GbE ûntwerp eks.amples en jo kinne dizze ûntwerpen dynamysk generearje mei de Low Latency
Ethernet 10G MAC Intel FPGA IP parameter bewurker. De ûntwerpen stypje funksjonele simulaasje en hardwaretesten op oanwiisde Intel-ûntwikkelingskit.
De ymplemintaasje fan it multi-speed Ethernet subsysteem mei 1G / 10GbE of 10GBASE-KR PHY Intel Arria 10 FPGA IP-ûntwerp fereasket hânmjittige SDC-beheiningen foar de ynterne PHY IP-klokken en ôfhanneling fan klokdomein. Ferwize nei de altera_eth_top.sdc file yn it ûntwerp example om mear te witten oer de fereaske create_generated_clock, set_clock_groups en set_false_path SDC-beheinings.
figuer 5. Klokken en weromsette skema foar Low Latency Ethernet 10G MAC en Intel Arria 10 1G / 10GbE en 10GBASE-KR Design Example (1G/10GbE Mode)
figuer 6. Klokken en weromsette skema foar Low Latency Ethernet 10G MAC en Intel Arria 10 1G / 10GbE en 10GBASE-KR Design Example (10Mb/100Mb/1Gb/10GbE Mode)
Related Information
Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example User Guide
Jout detaillearre ynformaasje oer instantiating en parameterizing de MAC design examples.
1.4. Low Latency Ethernet 10G MAC en 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IPs
De 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP foar Intel Arria 10-apparaten leveret GMII en XGMII oan de Low Latency Ethernet 10G MAC Intel FPGA IP.
De 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP foar Intel Arria 10-apparaten ymplemintearret in ienkanaal 1G/2.5G/5G/10Gbps serial PHY. It ûntwerp soarget foar in direkte ferbining mei 1G / 2.5GbE dual speed SFP + pluggable modules, MGBASE-T en NBASE-T koper eksterne PHY apparaten, of chip-to-chip ynterfaces. Dizze IP's stypje reconfigurable 1G / 2.5G / 5G / 10Gbps gegevens tariven.
Intel biedt dual-speed 1G/2.5GbE, multi-speed 1G/2.5G/10GbE MGBASE-T, en multispeed 1G/2.5G/5G/10GbE MGBASE-T ûntwerp eks.amples en jo kinne generearje dizze ûntwerpen dynamysk mei help fan de Low Latency Ethernet 10G MAC Intel FPGA IP parameter editor. De ûntwerpen stypje funksjonele simulaasje en hardwaretesten op oanwiisde Intel-ûntwikkelingskit.
figuer 7. Klokken en weromsette skema foar Low Latency Ethernet 10G MAC en 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G-modus)
Foar multi-speed 1G / 2.5GbE en 1G / 2.5G / 10GbE MBASE-T Ethernet subsysteem ymplemintaasjes mei 1G / 2.5G / 5G / 10G Multi-rate Ethernet PHY Intel FPGA IP, Intel advisearret jo kopiearje de transceiver rekonfiguraasje module (alt_mge_rcfg_a10. sv) foarsjoen fan it ûntwerp example. Dizze module konfigurearret de transceiver-kanaalsnelheid fan 1G nei 2.5G, of nei 10G, en oarsom.
De multi-speed 1G/2.5GbE en 1G/2.5G/10GbE MBASE-T Ethernet subsysteem ymplemintaasje fereasket ek hânmjittige SDC-beheiningen foar de ynterne PHY IP-klokken
en klok domein krusing ôfhanneling. Ferwize nei de altera_eth_top.sdc file yn it ûntwerp example om mear te witten oer de fereaske create_generated_clock, set_clock_groups en set_false_path SDC-beheinings.
figuer 8. Klokken en weromsette skema foar Low Latency Ethernet 10G MAC en 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G/10GbE MBASE-T Mode) 
figuer 9. Klokken en weromsette skema foar Low Latency Ethernet 10G MAC en 1G / 2.5G / 5G / 10G Multi-Rate Ethernet PHY Design Example (1G/2.5G/5G/10GbE NBASE-T Mode)
Related Information
Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example User Guide Jout detaillearre ynformaasje oer instantiating en parameterizing de MAC design examples.
1.5. Skiednis fan dokumintferzje foar AN 795: Rjochtlinen ymplementearje foar 10G Ethernet-subsysteem mei 10G MAC mei lege latency Intel FPGA IP yn Intel Arria 10-apparaten
| Dokumint Ferzje | Feroarings |
| 2020.10.28 | • Rebranded as Intel. • Omneame it dokumint as AN 795: Implementearje rjochtlinen foar 10G Ethernet Subsystem Using Low Latency 10G MAC Intel FPGA IP yn Intel Arria 10 Apparaten. |
| Datum | Ferzje | Feroarings |
| Febrewaris-17 | 2017.02.01 | Inisjele release. |
AN 795: Implementearje rjochtlinen foar 10G Ethernet Subsystem Using Low
Wachttiid 10G MAC Intel® FPGA IP yn Intel® Arria® 10-apparaten
Online Ferzje
Stjoer Feedback
ID: 683347
Ferzje: 2020.10.28
Dokuminten / Resources
 |
intel AN 795 Rjochtlinen ymplementearje foar 10G Ethernet-subsysteem mei 10G MAC mei lege latency [pdf] Brûkersgids AN 795 Rjochtlinen ymplementearje foar 10G Ethernet-subsysteem mei lege latency 10G MAC, AN 795, útfieringsrjochtlinen foar 10G Ethernet-subsysteem mei lege latency 10G MAC, Ethernet-subsysteem mei lege latency 10G MAC, 10G MAC mei lege latency |
