AN 795 إرشادات التنفيذ لـ 10G
نظام فرعي لشبكة إيثرنت يستخدم تقنية 10G MAC ذات زمن انتقال منخفض
دليل المستخدم
AN 795 إرشادات التنفيذ لنظام 10G Ethernet الفرعي باستخدام 10G MAC بزمن وصول منخفض
AN 795: تنفيذ المبادئ التوجيهية لنظام 10G Ethernet الفرعي باستخدام 10G MAC Intel FPGA® IP بزمن وصول منخفض في أجهزة Intel ® Arria® 10
تنفيذ المبادئ التوجيهية لنظام 10G Ethernet الفرعي باستخدام 10G MAC Intel ® FPGA IP بزمن انتقال منخفض في أجهزة Intel ® Arria® 10
توضح لك إرشادات التنفيذ كيفية استخدام وحدة التحكم في الوصول إلى الوسائط 10G (MAC) وPHY IPs من Intel ذات الكمون المنخفض.
الشكل 1. نظام Intel® Arria® 10 Low Latency Ethernet 10G MAC
الجدول 1. تصميمات Intel® Arria® 10 ذات زمن الوصول المنخفض لشبكة Ethernet 10G MAC
يسرد هذا الجدول كافة تصميمات Intel ® Arria® 10 لـ Low Latency Ethernet 10G MAC Intel FPGA IP.
| مثال على التصميمample | البديل ماك | فيزيولوجيا | مجموعة التطوير |
| إيثرنت 10 جيجابايت-R | 10 جيجا | PHY الأصلي | جهاز الإرسال والاستقبال Intel Arria 10 GX SI |
| وضع التسجيل 10GBase-R إيثرنت |
10 جيجا | PHY الأصلي | جهاز الإرسال والاستقبال Intel Arria 10 GX SI |
| XAUI إيثرنت | 10 جيجا | XAUI فيزي | إنتل أريا 10 جي إكس FPGA |
| 1G / 10G إيثرنت | 1G/10G | 1G/10GbE و10GBASE-KR PHY | جهاز الإرسال والاستقبال Intel Arria 10 GX SI |
| 1G/10G إيثرنت مع 1588 | 1G/10G | 1G/10GbE و10GBASE-KR PHY | جهاز الإرسال والاستقبال Intel Arria 10 GX SI |
| 10 م/100 م/1 جرام/10 جرام إيثرنت | 10 م/100 م/1 جرام/10 جرام | 1G/10GbE و10GBASE-KR PHY | جهاز الإرسال والاستقبال Intel Arria 10 GX SI |
| 10 م/100 م/1 جرام/10 جرام إيثرنت مع 1588 |
10 م/100 م/1 جرام/10 جرام | 1G/10GbE و10GBASE-KR PHY | جهاز الإرسال والاستقبال Intel Arria 10 GX SI |
| 1G / 2.5G إيثرنت | 1G/2.5G | 1 جيجابايت/2.5 جيجابايت/5 جيجابايت/10 جيجابايت متعدد معدلات إيثرنت PHY |
جهاز الإرسال والاستقبال Intel Arria 10 GX SI |
| 1G/2.5G إيثرنت مع 1588 | 1G/2.5G | 1 جيجابايت/2.5 جيجابايت/5 جيجابايت/10 جيجابايت متعدد معدلات إيثرنت PHY |
جهاز الإرسال والاستقبال Intel Arria 10 GX SI |
| 1G / 2.5G / 10G إيثرنت | 1 جيجابايت/2.5 جيجابايت/10 جيجابايت | 1 جيجابايت/2.5 جيجابايت/5 جيجابايت/10 جيجابايت متعدد معدلات إيثرنت PHY |
جهاز الإرسال والاستقبال Intel Arria 10 GX SI |
| 10G USXGMII إيثرنت | 1 جرام/2.5 جرام/5 جرام/10 جرام (USXGMII) | 1 جيجابايت/2.5 جيجابايت/5 جيجابايت/10 جيجابايت متعدد معدلات إيثرنت PHY |
جهاز الإرسال والاستقبال Intel Arria 10 GX SI |
شركة إنتل. كل الحقوق محفوظة. إن Intel وشعار Intel وعلامات Intel الأخرى هي علامات تجارية مملوكة لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات الخاصة بها وفقًا للمواصفات الحالية وفقًا للضمان القياسي لشركة Intel، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل شركة Intel أي مسؤولية أو التزام ينشأ عن تطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه كتابيًا صراحةً من قبل شركة Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الأجهزة قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات.
*قد يتم المطالبة بأسماء وعلامات تجارية أخرى باعتبارها ملكًا للآخرين.
1. تنفيذ المبادئ التوجيهية للنظام الفرعي لشبكة إيثرنت 10G باستخدام تقنية 10G MAC Intel® FPGA IP ذات زمن الوصول المنخفض في أجهزة Intel® Arria® 10
683347 | 2020.10.28
ملحوظة:
يمكنك الوصول إلى جميع التصميمات المدرجة من خلال محرر معلمات Low Latency Ethernet 10G MAC Intel® FPGA IP في برنامج Intel Quartus Prime، باستثناء التصميم المرجعي لـ XAUI Ethernet. يمكنك الحصول على التصميم المرجعي لـ XAUI Ethernet من Design Store.
تقدم Intel عناوين MAC وPHY IP منفصلة لأنظمة Ethernet متعددة المعدلات من 10M إلى 1G لضمان التنفيذ المرن. يمكنك إنشاء مثيل لـ Low Latency Ethernet 10G MAC Intel FPGA IP مع 1G/2.5G/5G/10G Multi-rate Ethernet PHY وIntel Arria 10 1G/10GbE و10GBASE-KR PHY أو XAUI PHY وIntel Arria 10 Transceiver Native PHY إلى تلبية متطلبات التصميم المختلفة.
معلومات ذات صلة
- دليل مستخدم Ethernet 10G MAC Intel FPGA IP بزمن انتقال منخفض
يوفر معلومات مفصلة حول إنشاء مثيل MAC IP وتحديد معلماته. - شبكة إيثرنت منخفضة زمن الاستجابة 10G MAC Intel Arria 10 FPGA IP Design Example دليل المستخدم
يوفر معلومات مفصلة حول إنشاء مثيل وتصميم MAC على سبيل المثالampليز. - دليل مستخدم جهاز الإرسال والاستقبال PHY من Intel Arria 10
يوفر معلومات مفصلة حول إنشاء مثيل PHY IP وتحديد معلماته. - قائمة التحقق من تصحيح أخطاء MAC لشبكة Ethernet 10G ذات زمن الوصول المنخفض
- AN 699: استخدام مجموعة أدوات تصميم Altera Ethernet
تساعدك مجموعة الأدوات هذه على تكوين وتشغيل التصميمات المرجعية لشبكة Ethernet بالإضافة إلى تصحيح أي مشكلات متعلقة بشبكة Ethernet. - تحليل شجرة الأخطاء لمشكلة تلف بيانات 10G MAC ذات زمن الاستجابة المنخفض
- Arria 10 Low Latency Ethernet 10G MAC وXAUI PHY التصميم المرجعي
يوفر fileق للتصميم المرجعي.
1.1. شبكة إيثرنت منخفضة زمن الاستجابة 10G MAC وIntel Arria 10 Transceiver Native PHY Intel FPGA IPs
يمكنك تكوين Intel Arria 10 Transceiver Native PHY Intel FPGA IP لتنفيذ 10GBASE-R PHY مع الطبقة المادية الخاصة بشبكة Ethernet التي تعمل بمعدل بيانات يبلغ 10.3125 جيجابت في الثانية كما هو محدد في البند 49 من مواصفات IEEE 802.3-2008.
يوفر هذا التكوين XGMII إلى Low Latency Ethernet 10G MAC Intel FPGA IP وينفذ PHY أحادي القناة بسرعة 10.3 جيجابت في الثانية مما يوفر اتصالاً مباشرًا بوحدة SFP + الضوئية باستخدام المواصفات الكهربائية SFI.
تقدم Intel تصميمين لنظام فرعي 10GBASE-R Ethernet على سبيل المثالamples ويمكنك إنشاء هذه التصميمات ديناميكيًا باستخدام محرر معلمات Low Latency Ethernet 10G MAC Intel FPGA IP. تدعم التصميمات المحاكاة الوظيفية واختبار الأجهزة على مجموعات تطوير Intel المخصصة.
الشكل 2. نظام تسجيل الوقت وإعادة الضبط لشبكة Ethernet 10G MAC وIntel Arria 10 Transceiver Native PHY في تصميم 10GBASE-Rمبل
الشكل 3. نظام تسجيل الوقت وإعادة الضبط لشبكة Ethernet 10G MAC ذات زمن الاستجابة المنخفض وIntel Arria 10 Transceiver Native PHY في تصميم 10GBASE-R Exampلو مع التسجيل الوضع ممكن
معلومات ذات صلة
شبكة إيثرنت منخفضة زمن الاستجابة 10G MAC Intel Arria 10 FPGA IP Design Example دليل المستخدم
يوفر معلومات مفصلة حول إنشاء مثيل وتصميم MAC على سبيل المثالampليز.
1.2. شبكة إيثرنت منخفضة زمن الاستجابة 10G MAC وXAUI PHY Intel FPGA IPs
يوفر XAUI PHY Intel FPGA IP XGMII إلى Low Latency Ethernet 10G MAC Intel FPGA IP وينفذ أربعة مسارات لكل منها بسرعة 3.125 جيجابت في الثانية في واجهة PMD.
XAUI PHY عبارة عن تطبيق طبقة مادية محددة لارتباط 10 جيجابت إيثرنت المحدد في مواصفات IEEE 802.3ae-2008.
يمكنك الحصول على التصميم المرجعي للنظام الفرعي 10GbE الذي تم تنفيذه باستخدام Low Latency Ethernet 10G MAC وXAUI PHY Intel FPGA IPs من Design Store. يدعم التصميم المحاكاة الوظيفية واختبار الأجهزة على مجموعة تطوير Intel المخصصة.
الشكل 4. نظام تسجيل الوقت وإعادة الضبط للتصميم المرجعي لـ Ethernet 10G MAC وXAUI PHY بزمن انتقال منخفض 
معلومات ذات صلة
- Arria 10 Low Latency Ethernet 10G MAC وXAUI PHY التصميم المرجعي
يوفر fileق للتصميم المرجعي. - AN 794: التصميم المرجعي لشبكة Arria 10 Ethernet ذات زمن الوصول المنخفض 10G MAC وXAUI PHY
1.3. شبكة إيثرنت منخفضة زمن الاستجابة 10G MAC و1G/10GbE و10GBASEKR PHY Intel Arria 10 FPGA IPs
يوفر 1G/10GbE و10GBASE-KR PHY Intel Arria 10 FPGA IP MII وGMII وXGMII إلى شبكة Ethernet منخفضة زمن الاستجابة 10G MAC Intel FPGA IP.
تنفذ 1G/10GbE و10GBASE-KR PHY Intel Arria 10 FPGA IP شبكة PHY تسلسلية أحادية القناة بسرعة 10 ميجا بت في الثانية/100 ميجا بت في الثانية/1 جيجابت في الثانية/10 جيجابت في الثانية. توفر التصميمات اتصالاً مباشرًا بوحدات SFP+ القابلة للتوصيل بسرعة 1G/10GbE، وأجهزة PHY الخارجية النحاسية 10M–10GbE 10GBASE-T و10M/100M/1G/10GbE 1000BASE-T، أو واجهات من شريحة إلى شريحة. تدعم نوى IP هذه معدلات بيانات 10 ميجابت في الثانية/100 ميجابت في الثانية/1 جيجابت في الثانية/10 جيجابت في الثانية قابلة لإعادة التكوين.
توفر Intel تصميمًا مزدوج السرعة 1G/10GbE وتصميم متعدد السرعات 10Mb/100Mb/1Gb/10GbE على سبيل المثالamples ويمكنك إنشاء هذه التصميمات ديناميكيًا باستخدام Low Latency
محرر معلمات Ethernet 10G MAC Intel FPGA IP. تدعم التصميمات المحاكاة الوظيفية واختبار الأجهزة على مجموعة تطوير Intel المخصصة.
يتطلب تنفيذ نظام Ethernet الفرعي متعدد السرعات باستخدام تصميم 1G/10GbE أو 10GBASE-KR PHY Intel Arria 10 FPGA IP قيود SDC يدوية لساعات PHY IP الداخلية ومعالجة عبور مجال الساعة. الرجوع إلىAltera_eth_top.sdc file في التصميم السابقampلمعرفة المزيد عن قيود SDC الخاصة بـ create_generated_clock وset_clock_groups وset_false_path.
الشكل 5. نظام تسجيل الوقت وإعادة الضبط لشبكات Ethernet 10G MAC وIntel Arria 10 1G/10GbE و10GBASE-KR Design Ex ذات الكمون المنخفضampلو (وضع 1G/10GbE)
الشكل 6. نظام تسجيل الوقت وإعادة الضبط لشبكات Ethernet 10G MAC وIntel Arria 10 1G/10GbE و10GBASE-KR Design Ex ذات الكمون المنخفضampلو (وضع 10 ميجا بايت/100 ميجا بايت/1 جيجا بايت/10 جيجا بايت عبر شبكة إيثرنت)
معلومات ذات صلة
شبكة إيثرنت منخفضة زمن الاستجابة 10G MAC Intel Arria 10 FPGA IP Design Example دليل المستخدم
يوفر معلومات مفصلة حول إنشاء مثيل وتصميم MAC على سبيل المثالampليز.
1.4. شبكة إيثرنت منخفضة زمن الاستجابة 10G MAC و1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IPs
توفر شبكة إيثرنت 1G/2.5G/5G/10G متعددة المعدلات PHY Intel FPGA IP لأجهزة Intel Arria 10 GMII وXGMII إلى شبكة Ethernet منخفضة زمن الاستجابة 10G MAC Intel FPGA IP.
تنفذ أجهزة PHY Intel FPGA IP متعددة المعدلات 1G/2.5G/5G/10G لأجهزة Intel Arria 10 شبكة PHY تسلسلية أحادية القناة 1G/2.5G/5G/10Gbps. يوفر التصميم اتصالاً مباشرًا بوحدات SFP+ القابلة للتوصيل بسرعة 1G/2.5GbE وأجهزة PHY الخارجية النحاسية MGBASE-T وNBASE-T أو واجهات من شريحة إلى شريحة. تدعم عناوين IP هذه معدلات بيانات 1G/2.5G/5G/10Gbps القابلة لإعادة التكوين.
تقدم إنتل ثنائي السرعة 1G/2.5GbE، متعدد السرعات 1G/2.5G/10GbE MGBASE-T، وتصميم متعدد السرعات 1G/2.5G/5G/10GbE MGBASE-T على سبيل المثالamples ويمكنك إنشاء هذه التصميمات ديناميكيًا باستخدام محرر معلمات Low Latency Ethernet 10G MAC Intel FPGA IP. تدعم التصميمات المحاكاة الوظيفية واختبار الأجهزة على مجموعة تطوير Intel المخصصة.
الشكل 7. نظام تسجيل الوقت وإعادة الضبط لشبكات Ethernet 10G MAC و1G/ 2.5G/5G/10G لشبكة Ethernet متعددة المعدلات PHY Design Exampلو (وضع 1G/2.5G)
بالنسبة لتطبيقات أنظمة Ethernet الفرعية 1G/2.5GbE و1G/2.5G/10GbE MBASE-T Ethernet باستخدام 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP، توصي Intel بنسخ وحدة إعادة تكوين جهاز الإرسال والاستقبال (alt_mge_rcfg_a10. sv) المقدمة مع التصميم السابقampلو. تقوم هذه الوحدة بإعادة تكوين سرعة قناة الإرسال والاستقبال من 1G إلى 2.5G أو إلى 10G والعكس.
يتطلب تنفيذ النظام الفرعي MBASE-T Ethernet متعدد السرعات 1G/2.5GbE و1G/2.5G/10GbE أيضًا قيود SDC يدوية لساعات PHY IP الداخلية
ومعالجة عبور مجال الساعة. الرجوع إلىAltera_eth_top.sdc file في التصميم السابقampلمعرفة المزيد عن قيود SDC الخاصة بـ create_generated_clock وset_clock_groups وset_false_path.
الشكل 8. نظام تسجيل الوقت وإعادة الضبط لشبكات Ethernet 10G MAC و1G/ 2.5G/5G/10G لشبكة Ethernet متعددة المعدلات PHY Design Exampلو (وضع 1G/2.5G/10GbE MBASE-T) 
الشكل 9. مخطط تسجيل الوقت وإعادة الضبط لشبكة Ethernet 10G MAC و1G/2.5G/5G/10G لشبكة Ethernet ذات زمن الوصول المنخفض PHY Design Exampلو (وضع 1G/2.5G/5G/10GbE NBASE-T)
معلومات ذات صلة
شبكة إيثرنت منخفضة زمن الاستجابة 10G MAC Intel Arria 10 FPGA IP Design Exampيوفر دليل المستخدم معلومات تفصيلية حول إنشاء تصميم MAC وتحديد معلماته، على سبيل المثالampليز.
1.5. سجل مراجعة المستندات لـ AN 795: تنفيذ المبادئ التوجيهية للنظام الفرعي لشبكة إيثرنت 10G باستخدام زمن الوصول المنخفض 10G MAC Intel FPGA IP في أجهزة Intel Arria 10
| نسخة الوثيقة | التغييرات |
| 2020.10.28 | • تم تغيير علامتها التجارية لتصبح Intel. • تمت إعادة تسمية المستند ليصبح AN 795: تنفيذ المبادئ التوجيهية لنظام 10G Ethernet الفرعي باستخدام 10G MAC Intel FPGA IP بزمن انتقال منخفض في أجهزة Intel Arria 10. |
| تاريخ | إصدار | التغييرات |
| 17 فبراير | 2017.02.01 | الإصدار الأولي. |
AN 795: تنفيذ المبادئ التوجيهية لنظام 10G Ethernet الفرعي باستخدام Low
زمن الوصول 10G MAC Intel ® FPGA IP في أجهزة Intel® Arria® 10
نسخة على الانترنت
إرسال التعليقات
المعرف: 683347
الإصدار: 2020.10.28
المستندات / الموارد
 |
intel AN 795 إرشادات التنفيذ لنظام 10G Ethernet الفرعي باستخدام 10G MAC بزمن انتقال منخفض [بي دي اف] دليل المستخدم AN 795، إرشادات تنفيذ النظام الفرعي لشبكة إيثرنت 10G باستخدام زمن الوصول المنخفض 10G MAC، AN 795، إرشادات تنفيذ النظام الفرعي لشبكة إيثرنت 10G باستخدام زمن الوصول المنخفض 10G MAC، ونظام إيثرنت الفرعي باستخدام زمن الوصول المنخفض 10G MAC، وزمن الوصول المنخفض 10G MAC |
