AN 795 Implementatierichtlijnen voor 10G
Ethernet-subsysteem met behulp van 10G MAC met lage latentie
Gebruikershandleiding

AN 795 Implementatierichtlijnen voor 10G Ethernet-subsysteem met behulp van Low Latency 10G MAC

AN 795: Implementatierichtlijnen voor 10G Ethernet-subsysteem met 10G MAC Intel FPGA® IP met lage latentie in Intel ® Arria® 10-apparaten

Implementatierichtlijnen voor 10G Ethernet-subsysteem met 10G MAC Intel® FPGA IP met lage latentie in Intel® Arria® 10-apparaten

De implementatierichtlijnen laten zien hoe u Intel's Low Latency 10G Media Access Controller (MAC) en PHY IP's kunt gebruiken.
Afbeelding 1. Intel® Arria® 10 Low Latency Ethernet 10G MAC-systeem

Tabel 1. Intel® Arria® 10 Low Latency Ethernet 10G MAC-ontwerpen
Deze tabel bevat alle Intel® Arria® 10-ontwerpen voor Low Latency Ethernet 10G MAC Intel FPGA IP.

Intel Corporation. Alle rechten voorbehouden. Intel, het Intel-logo en andere Intel-merken zijn handelsmerken van Intel Corporation of haar dochterondernemingen. Intel garandeert de prestaties van zijn FPGA- en halfgeleiderproducten volgens de huidige specificaties in overeenstemming met de standaardgarantie van Intel, maar behoudt zich het recht voor om op elk moment en zonder voorafgaande kennisgeving wijzigingen aan te brengen in producten en services. Intel aanvaardt geen verantwoordelijkheid of aansprakelijkheid die voortvloeit uit de toepassing of het gebruik van enige informatie, product of dienst die hierin wordt beschreven, behalve zoals uitdrukkelijk schriftelijk overeengekomen door Intel. Intel-klanten wordt geadviseerd de nieuwste versie van de apparaatspecificaties te verkrijgen voordat ze vertrouwen op gepubliceerde informatie en voordat ze producten of diensten bestellen.
*Andere namen en merken kunnen eigendom van anderen zijn.
1. Implementatierichtlijnen voor 10G Ethernet-subsysteem met 10G MAC Intel® FPGA IP met lage latentie in Intel® Arria® 10-apparaten
683347 | 2020.10.28
Opmerking:
U hebt toegang tot alle vermelde ontwerpen via de Low Latency Ethernet 10G MAC Intel® FPGA IP-parametereditor in de Intel Quartus Prime-software, behalve het XAUI Ethernet-referentieontwerp. U kunt het XAUI Ethernet-referentieontwerp verkrijgen in de Design Store.
Intel biedt afzonderlijke MAC- en PHY IP's voor de 10M tot 1G Multi-rate Ethernet-subsystemen om een ​​flexibele implementatie te garanderen. U kunt de Low Latency Ethernet 10G MAC Intel FPGA IP instantiëren met 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE en 10GBASE-KR PHY, of XAUI PHY en Intel Arria 10 Transceiver Native PHY voldoen aan verschillende ontwerpvereisten.
Gerelateerde informatie

• Lage latentie Ethernet 10G MAC Intel FPGA IP-gebruikershandleiding
  Biedt gedetailleerde informatie over het instantiëren en parametriseren van het MAC IP-adres.
• Lage latentie Ethernet 10G MAC Intel Arria 10 FPGA IP-ontwerp Exampde Gebruikershandleiding
  Biedt gedetailleerde informatie over het instantiëren en parametriseren van het MAC-ontwerp, bijvamples.
• Intel Arria 10 Transceiver PHY-gebruikershandleiding
  Biedt gedetailleerde informatie over het instantiëren en parametriseren van de PHY IP.
• Lage latentie Ethernet 10G MAC-foutopsporingschecklist
• AN 699: Gebruik van de Altera Ethernet Design Toolkit
  Deze toolkit helpt u bij het configureren en uitvoeren van Ethernet-referentieontwerpen en bij het opsporen van eventuele Ethernet-gerelateerde problemen.
• Foutboomanalyse voor probleem met lage latentie 10G MAC-gegevenscorruptie
• Arria 10 Low Latency Ethernet 10G MAC en XAUI PHY referentieontwerp
  Biedt de files voor het referentieontwerp.

1.1. Lage latentie Ethernet 10G MAC en Intel Arria 10 Transceiver Native PHY Intel FPGA IP's
U kunt de Intel Arria 10 Transceiver Native PHY Intel FPGA IP configureren om de 10GBASE-R PHY te implementeren met de Ethernet-specifieke fysieke laag met een gegevenssnelheid van 10.3125 Gbps zoals gedefinieerd in Clausule 49 van de IEEE 802.3-2008-specificatie.
Deze configuratie biedt een XGMII naar Low Latency Ethernet 10G MAC Intel FPGA IP en implementeert een single-channel 10.3 Gbps PHY die een directe verbinding biedt met een SFP+ optische module met behulp van de elektrische SFI-specificatie.
Intel biedt twee 10GBASE-R Ethernet-subsysteemontwerpen, bijvampbestanden en u kunt deze ontwerpen dynamisch genereren met behulp van de Low Latency Ethernet 10G MAC Intel FPGA IP-parametereditor. De ontwerpen ondersteunen functionele simulatie en hardwaretests op speciale Intel-ontwikkelkits.
Figuur 2. Klok- en resetschema voor Low Latency Ethernet 10G MAC en Intel Arria 10 Transceiver Native PHY in 10GBASE-R Design Exaeenvoudig

Afbeelding 3. Klok- en resetschema voor Low Latency Ethernet 10G MAC en Intel Arria 10 Transceiver Native PHY in 10GBASE-R Design Exampbestand met Register Modus ingeschakeld 

Gerelateerde informatie
Lage latentie Ethernet 10G MAC Intel Arria 10 FPGA IP-ontwerp Exampde Gebruikershandleiding
Biedt gedetailleerde informatie over het instantiëren en parametriseren van het MAC-ontwerp, bijvamples.
1.2. Lage latentie Ethernet 10G MAC en XAUI PHY Intel FPGA IP's
De XAUI PHY Intel FPGA IP biedt een XGMII naar Low Latency Ethernet 10G MAC Intel FPGA IP en implementeert vier rijstroken met elk 3.125 Gbps op de PMD-interface.
De XAUI PHY is een specifieke fysieke laagimplementatie van de 10 Gigabit Ethernet-link gedefinieerd in de IEEE 802.3ae-2008-specificatie.
U kunt het referentieontwerp voor het 10GbE-subsysteem, geïmplementeerd met Low Latency Ethernet 10G MAC en XAUI PHY Intel FPGA IP's, verkrijgen bij Design Store. Het ontwerp ondersteunt functionele simulatie en hardwaretests op de aangewezen Intel-ontwikkelkit.
Figuur 4. Klok- en resetschema voor Low Latency Ethernet 10G MAC en XAUI PHY referentieontwerp

Gerelateerde informatie

• Arria 10 Low Latency Ethernet 10G MAC en XAUI PHY referentieontwerp
  Biedt de files voor het referentieontwerp.
• AN 794: Arria 10 Low Latency Ethernet 10G MAC en XAUI PHY referentieontwerp

1.3. Ethernet met lage latentie 10G MAC en 1G/10GbE en 10GBASEKR PHY Intel Arria 10 FPGA IP's
De 1G/10GbE en 10GBASE-KR PHY Intel Arria 10 FPGA IP bieden MII, GMII en XGMII tot Low Latency Ethernet 10G MAC Intel FPGA IP.
De 1G/10GbE en 10GBASE-KR PHY Intel Arria 10 FPGA IP implementeren een enkelkanaals 10Mbps/100Mbps/1Gbps/10Gbps seriële PHY. De ontwerpen bieden een directe verbinding met 1G/10GbE dual speed SFP+ inplugbare modules, 10M–10GbE 10GBASE-T en 10M/100M/1G/10GbE 1000BASE-T koperen externe PHY-apparaten, of chip-to-chip interfaces. Deze IP-cores ondersteunen herconfigureerbare datasnelheden van 10 Mbps/100 Mbps/1 Gbps/10 Gbps.
Intel biedt dual-speed 1G/10GbE en multi-speed 10Mb/100Mb/1Gb/10GbE-ontwerp examples en u kunt deze ontwerpen dynamisch genereren met behulp van de Low Latency
Ethernet 10G MAC Intel FPGA IP-parametereditor. De ontwerpen ondersteunen functionele simulatie en hardwaretests op de aangewezen Intel-ontwikkelkit.
De multi-speed Ethernet-subsysteemimplementatie met behulp van 1G/10GbE of 10GBASE-KR PHY Intel Arria 10 FPGA IP-ontwerp vereist handmatige SDC-beperkingen voor de interne PHY IP-klokken en de afhandeling van klokdomeinovergangen. Raadpleeg altera_eth_top.sdc file in het ontwerp bijvample voor meer informatie over de vereiste create_generated_clock, set_clock_groups en set_false_path SDC-beperkingen.
Afbeelding 5. Klok- en resetschema voor Low Latency Ethernet 10G MAC en Intel Arria 10 1G/10GbE en 10GBASE-KR Design Exampbestand (1G/10GbE-modus)

Afbeelding 6. Klok- en resetschema voor Low Latency Ethernet 10G MAC en Intel Arria 10 1G/10GbE en 10GBASE-KR Design Exampbestand (10Mb/100Mb/1Gb/10GbE-modus)

Gerelateerde informatie
Lage latentie Ethernet 10G MAC Intel Arria 10 FPGA IP-ontwerp Exampde Gebruikershandleiding
Biedt gedetailleerde informatie over het instantiëren en parametriseren van het MAC-ontwerp, bijvamples.
1.4. Lage latentie Ethernet 10G MAC en 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IP's
De 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP voor Intel Arria 10-apparaten biedt GMII en XGMII voor de Low Latency Ethernet 10G MAC Intel FPGA IP.
De 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP voor Intel Arria 10-apparaten implementeert een single-channel 1G/2.5G/5G/10Gbps seriële PHY. Het ontwerp biedt een directe verbinding met 1G/2.5GbE dual speed SFP+ insteekbare modules, MGBASE-T en NBASE-T koperen externe PHY-apparaten, of chip-to-chip interfaces. Deze IP's ondersteunen herconfigureerbare datasnelheden van 1G/2.5G/5G/10Gbps.
Intel biedt dual-speed 1G/2.5GbE, multi-speed 1G/2.5G/10GbE MGBASE-T en multi-speed 1G/2.5G/5G/10GbE MGBASE-T-ontwerp exampbestanden en u kunt deze ontwerpen dynamisch genereren met behulp van de Low Latency Ethernet 10G MAC Intel FPGA IP-parametereditor. De ontwerpen ondersteunen functionele simulatie en hardwaretests op de aangewezen Intel-ontwikkelkit.
Afbeelding 7. Klok- en resetschema voor Low Latency Ethernet 10G MAC en 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G-modus)

Voor multi-speed 1G/2.5GbE en 1G/2.5G/10GbE MBASE-T Ethernet-subsysteemimplementaties met behulp van 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP, raadt Intel aan dat u de herconfiguratiemodule van de transceiver (alt_mge_rcfg_a10. sv) voorzien van het ontwerp example. Deze module herconfigureert de kanaalsnelheid van de transceiver van 1G naar 2.5G, of naar 10G, en omgekeerd.
De multi-speed 1G/2.5GbE en 1G/2.5G/10GbE MBASE-T Ethernet-subsysteemimplementatie vereist ook handmatige SDC-beperkingen voor de interne PHY IP-klokken
en afhandeling van het overschrijden van klokdomeinen. Raadpleeg altera_eth_top.sdc file in het ontwerp bijvample voor meer informatie over de vereiste create_generated_clock, set_clock_groups en set_false_path SDC-beperkingen.
Afbeelding 8. Klok- en resetschema voor Low Latency Ethernet 10G MAC en 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G/10GbE MBASE-T-modus) Afbeelding 9. Klok- en resetschema voor Low Latency Ethernet 10G MAC en 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G/5G/10GbE NBASE-T-modus)

Gerelateerde informatie
Lage latentie Ethernet 10G MAC Intel Arria 10 FPGA IP-ontwerp Example Gebruikershandleiding Biedt gedetailleerde informatie over het instantiëren en parametriseren van het MAC-ontwerp, bijvamples.
1.5. Documentrevisiegeschiedenis voor AN 795: implementatierichtlijnen voor 10G Ethernet-subsysteem met lage latentie 10G MAC Intel FPGA IP in Intel Arria 10-apparaten

AN 795: Implementatierichtlijnen voor gebruik van laag 10G Ethernet-subsysteem
Latentie 10G MAC Intel® FPGA IP in Intel® Arria® 10-apparaten

Online versie
Feedback verzenden
ID: 683347
Versie: 2020.10.28

Documenten / Bronnen

intel AN 795 Implementatierichtlijnen voor 10G Ethernet-subsysteem met 10G MAC met lage latentie [pdf] Gebruikershandleiding AN 795 Implementatierichtlijnen voor 10G Ethernet-subsysteem met gebruik van lage latentie 10G MAC, AN 795, Implementatierichtlijnen voor 10G Ethernet-subsysteem met gebruik van lage latentie 10G MAC, Ethernet-subsysteem met gebruik van lage latentie 10G MAC, lage latentie 10G MAC

Referenties

• Gebruiksaanwijzing