Ghid de implementare AN 795 pentru 10G
Subsistemul Ethernet care utilizează MAC 10G cu latență scăzută
Ghidul utilizatorului

Ghid de implementare AN 795 pentru subsistemul Ethernet 10G folosind MAC 10G cu latență scăzută

AN 795: Orientări de implementare pentru subsistemul Ethernet 10G utilizând latență scăzută 10G MAC Intel FPGA® IP în dispozitive Intel ® Arria® 10

Orientări de implementare pentru subsistemul Ethernet 10G folosind IP Intel ® FPGA 10G MAC cu latență scăzută în dispozitive Intel ® Arria® 10

Ghidurile de implementare vă arată cum să utilizați controlerul de acces la media 10G de la Intel cu latență scăzută (MAC) și IP-urile PHY.
Figura 1. Sistemul MAC Intel® Arria® 10 Low Latency Ethernet 10G

Tabelul 1. Proiecte Intel® Arria® 10 Ethernet 10G MAC cu latență scăzută
Acest tabel listează toate modelele Intel ® Arria® 10 pentru IP Ethernet 10G MAC Intel FPGA cu latență scăzută.

Intel Corporation. Toate drepturile rezervate. Intel, sigla Intel și alte mărci Intel sunt mărci comerciale ale Intel Corporation sau ale subsidiarelor sale. Intel garantează performanța produselor sale FPGA și semiconductoare conform specificațiilor actuale, în conformitate cu garanția standard Intel, dar își rezervă dreptul de a face modificări oricăror produse și servicii în orice moment, fără notificare. Intel nu își asumă nicio responsabilitate sau răspundere care decurg din aplicarea sau utilizarea oricăror informații, produse sau servicii descrise aici, cu excepția cazului în care Intel a convenit în mod expres în scris. Clienții Intel sunt sfătuiți să obțină cea mai recentă versiune a specificațiilor dispozitivului înainte de a se baza pe orice informații publicate și înainte de a plasa comenzi pentru produse sau servicii.
*Alte nume și mărci pot fi revendicate ca fiind proprietatea altora.
1. Implementarea ghidurilor pentru subsistemul Ethernet 10G care utilizează IP Intel® FPGA 10G MAC cu latență scăzută în dispozitive Intel® Arria® 10
683347 | 2020.10.28
Nota:
Puteți accesa toate modelele enumerate prin intermediul editorului de parametri IP Intel® FPGA IP Low Latency Ethernet 10G din software-ul Intel Quartus Prime, cu excepția designului de referință Ethernet XAUI. Puteți obține designul de referință XAUI Ethernet din Design Store.
Intel oferă IP-uri MAC și PHY separate pentru subsistemele Ethernet Multi-rate de la 10M la 1G pentru a asigura o implementare flexibilă. Puteți instanția IP Ethernet 10G MAC Intel FPGA cu latență scăzută cu 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE și 10GBASE-KR PHY sau XAUI PHY și Intel Arria 10 Transceiver Native PHY pentru satisface diferite cerințe de proiectare.
Informații conexe

• Ghid de utilizare Ethernet 10G MAC Intel FPGA IP cu latență scăzută
  Oferă informații detaliate despre instanțierea și parametrizarea IP-ului MAC.
• Ethernet cu latență scăzută 10G MAC Intel Arria 10 FPGA IP Design Example Ghidul utilizatorului
  Oferă informații detaliate despre instanțierea și parametrizarea designului MAC de examples.
• Ghidul utilizatorului pentru transceiver Intel Arria 10 PHY
  Oferă informații detaliate despre instanțierea și parametrizarea IP-ului PHY.
• Lista de verificare a depanării MAC Ethernet 10G cu latență scăzută
• AN 699: Utilizarea Altera Ethernet Design Toolkit
  Acest set de instrumente vă ajută să configurați și să rulați modele de referință Ethernet, precum și să depanați orice probleme legate de Ethernet.
• Analiza arborelui de erori pentru o problemă de corupție a datelor 10G MAC cu latență scăzută
• Arria 10 Low Latency Ethernet 10G MAC și XAUI PHY Reference Design
  Oferă files pentru proiectul de referință.

1.1. Ethernet 10G MAC cu latență scăzută și transceiver Intel Arria 10 PHY native IP-uri Intel FPGA
Puteți configura transceiver-ul Intel Arria 10 Native PHY Intel FPGA IP pentru a implementa 10GBASE-R PHY cu stratul fizic specific Ethernet rulând la o rată de date de 10.3125 Gbps, așa cum este definit în Clauza 49 din specificația IEEE 802.3-2008.
Această configurație oferă un IP XGMII la Low Latency Ethernet 10G MAC Intel FPGA și implementează un singur canal PHY de 10.3 Gbps care oferă o conexiune directă la un modul optic SFP+ folosind specificația electrică SFI.
Intel oferă două subsisteme Ethernet 10GBASE-R, de exampfișiere și puteți genera aceste modele în mod dinamic utilizând editorul de parametri IP Low Latency Ethernet 10G MAC Intel FPGA. Proiectele acceptă simularea funcțională și testarea hardware-ului pe kiturile de dezvoltare Intel desemnate.
Figura 2. Schema de sincronizare și resetare pentru Ethernet 10G MAC cu latență scăzută și transceiver Intel Arria 10 PHY nativ în 10GBASE-R Design Example

Figura 3. Schema de sincronizare și resetare pentru Ethernet 10G MAC cu latență scăzută și transceiver Intel Arria 10 PHY nativ în 10GBASE-R Design Example cu Register Modul activat 

Informații conexe
Ethernet cu latență scăzută 10G MAC Intel Arria 10 FPGA IP Design Example Ghidul utilizatorului
Oferă informații detaliate despre instanțierea și parametrizarea designului MAC de examples.
1.2. IP-uri Ethernet 10G MAC și XAUI PHY Intel FPGA cu latență scăzută
XAUI PHY Intel FPGA IP oferă un IP XGMII la Low Latency Ethernet 10G MAC Intel FPGA IP și implementează patru benzi fiecare la 3.125 Gbps la interfața PMD.
XAUI PHY este o implementare specifică a nivelului fizic a conexiunii Ethernet de 10 Gigabit definită în specificația IEEE 802.3ae-2008.
Puteți obține designul de referință pentru subsistemul 10GbE implementat folosind IP-uri Ethernet 10G MAC și XAUI PHY Intel FPGA cu latență scăzută de la Design Store. Designul acceptă simularea funcțională și testarea hardware-ului pe kitul de dezvoltare Intel desemnat.
Figura 4. Schema de sincronizare și resetare pentru Design de referință Ethernet 10G cu latență scăzută și XAUI PHY

Informații conexe

• Arria 10 Low Latency Ethernet 10G MAC și XAUI PHY Reference Design
  Oferă files pentru proiectul de referință.
• AN 794: Arria 10 Low Latency Ethernet 10G MAC și XAUI PHY Reference Design

1.3. Ethernet cu latență scăzută 10G MAC și 1G/10GbE și 10GBASEKR PHY Intel Arria 10 IP-uri FPGA
1G/10GbE și 10GBASE-KR PHY Intel Arria 10 FPGA IP oferă MII, GMII și XGMII la Ethernet 10G MAC Intel FPGA IP cu latență scăzută.
1G/10GbE și 10GBASE-KR PHY Intel Arria 10 FPGA IP implementează un singur canal PHY serial 10Mbps/100Mbps/1Gbps/10Gbps. Design-urile oferă o conexiune directă la modulele conectabile SFP+ cu viteză dublă 1G/10GbE, 10M–10GbE 10GBASE-T și 10M/100M/1G/10GbE 1000BASE-T cupru dispozitive PHY externe sau interfețe cip-la-cip. Aceste nuclee IP acceptă rate de date reconfigurabile de 10Mbps/100Mbps/1Gbps/10Gbps.
Intel oferă 1G/10GbE cu viteză dublă și 10Mb/100Mb/1Gb/10GbE cu viteză multiplă ex.ampfișiere și puteți genera aceste modele în mod dinamic folosind latența scăzută
Ethernet 10G MAC Intel FPGA Editor de parametri IP. Design-urile acceptă simularea funcțională și testarea hardware-ului pe kitul de dezvoltare Intel desemnat.
Implementarea subsistemului Ethernet cu mai multe viteze utilizând 1G/10GbE sau 10GBASE-KR PHY Intel Arria 10 FPGA IP design necesită constrângeri SDC manuale pentru ceasurile IP PHY interne și gestionarea trecerii domeniului de ceas. Consultați altera_eth_top.sdc file în proiectare example pentru a afla mai multe despre constrângerile create_generated_clock, set_clock_groups și set_false_path SDC necesare.
Figura 5. Schema de sincronizare și resetare pentru Ethernet 10G MAC cu latență scăzută și Intel Arria 10 1G/10GbE și 10GBASE-KR Design Example (mod 1G/10GbE)

Figura 6. Schema de sincronizare și resetare pentru Ethernet 10G MAC cu latență scăzută și Intel Arria 10 1G/10GbE și 10GBASE-KR Design Example (mod 10Mb/100Mb/1Gb/10GbE)

Informații conexe
Ethernet cu latență scăzută 10G MAC Intel Arria 10 FPGA IP Design Example Ghidul utilizatorului
Oferă informații detaliate despre instanțierea și parametrizarea designului MAC de examples.
1.4. IP-uri Ethernet cu latență scăzută 10G MAC și 1G/2.5G/5G/10G Ethernet MultiRate PHY Intel FPGA
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP pentru dispozitivele Intel Arria 10 oferă GMII și XGMII la Low Latency Ethernet 10G MAC Intel FPGA IP.
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP pentru dispozitivele Intel Arria 10 implementează un singur canal PHY serial 1G/2.5G/5G/10Gbps. Designul oferă o conexiune directă la modulele conectabile SFP+ cu viteză dublă 1G/2.5GbE, dispozitivele PHY externe din cupru MGBASE-T și NBASE-T sau interfețele cip-la-cip. Aceste IP-uri acceptă rate de date reconfigurabile 1G/2.5G/5G/10Gbps.
Intel oferă 1G/2.5GbE cu viteză dublă, 1G/2.5G/10GbE MGBASE-T cu viteză dublă și design MGBASE-T cu mai multe viteze 1G/2.5G/5G/10GbEampfișiere și puteți genera aceste modele în mod dinamic utilizând editorul de parametri IP Low Latency Ethernet 10G MAC Intel FPGA. Design-urile acceptă simularea funcțională și testarea hardware-ului pe kitul de dezvoltare Intel desemnat.
Figura 7. Schema de sincronizare și resetare pentru Ethernet cu latență scăzută 10G MAC și 1G/ 2.5G/5G/10G Ethernet multi-rată PHY Design Example (mod 1G/2.5G)

Pentru implementările subsistemului Ethernet MBASE-T cu viteze multiple 1G/2.5GbE și 1G/2.5G/10GbE care utilizează 1G/2.5G/5G/10G Ethernet Multi-rate PHY Intel FPGA IP, Intel vă recomandă să copiați modulul de reconfigurare a transceiverului (alt_mge_rcfg_a10. sv) prevazut cu proiectul example. Acest modul reconfigurează viteza canalului transceiver-ului de la 1G la 2.5G sau la 10G și invers.
Implementarea subsistemului Ethernet MBASE-T cu mai multe viteze 1G/2.5GbE și 1G/2.5G/10GbE necesită, de asemenea, constrângeri SDC manuale pentru ceasurile interne PHY IP
și gestionarea trecerii domeniului de ceas. Consultați altera_eth_top.sdc file în proiectare example pentru a afla mai multe despre constrângerile create_generated_clock, set_clock_groups și set_false_path SDC necesare.
Figura 8. Schema de sincronizare și resetare pentru Ethernet cu latență scăzută 10G MAC și 1G/ 2.5G/5G/10G Ethernet multi-rată PHY Design Example (modul MBASE-T 1G/2.5G/10GbE) Figura 9. Schema de sincronizare și resetare pentru Ethernet cu latență scăzută 10G MAC și 1G/2.5G/5G/10G Ethernet multi-rată PHY Design Example (modul NBASE-T 1G/2.5G/5G/10GbE)

Informații conexe
Ethernet cu latență scăzută 10G MAC Intel Arria 10 FPGA IP Design ExampGhidul utilizatorului Oferă informații detaliate despre instanțierea și parametrizarea designului MAC de examples.
1.5. Istoricul revizuirilor documentului pentru AN 795: Implementarea liniilor directoare pentru subsistemul Ethernet 10G folosind IP Intel FPGA 10G MAC cu latență scăzută în dispozitivele Intel Arria 10

AN 795: Implementarea liniilor directoare pentru subsistemul Ethernet 10G folosind Low
Latență 10G MAC Intel ® FPGA IP în dispozitive Intel® Arria® 10

Versiunea online
Trimiteți feedback
ID: 683347
Versiune: 2020.10.28

Documente/Resurse

Intel AN 795 Ghid de implementare pentru subsistemul Ethernet 10G folosind MAC 10G cu latență scăzută [pdfGhid de utilizare AN 795 Ghid de implementare pentru subsistemul Ethernet 10G folosind MAC 10G cu latență scăzută, AN 795, Ghid de implementare pentru subsistem Ethernet 10G folosind MAC 10G cu latență scăzută, subsistem Ethernet care utilizează MAC 10G cu latență scăzută, MAC 10G cu latență scăzută

Referințe

• Manual de utilizare