AN 795 Implementing Guidelines for 10G
Ethernet Subsistemo Uzanta Malaltan Latencia 10G MAC
Uzantgvidilo
AN 795 Efektiva Gvidlinioj por 10G Ethernet Subsistemo Uzanta Malaltan Latentecon 10G MAC
AN 795: Efektivigo de Gvidlinioj por 10G Eterreto Subsistemo Uzante Malalta Latencia 10G MAC Intel FPGA® IP en Intel ® Arria® 10 Aparatoj
Efektivigo de Gvidlinioj por 10G Eterreto-Subsistemo Uzante Malaltan Latencian 10G MAC Intel ® FPGA IP en Intel ® Arria® 10 Aparatoj
La efektivigaj gvidlinioj montras al vi kiel uzi la Malalta Latency 10G Media Access Controller (MAC) kaj PHY-IP-ojn de Intel.
Figuro 1. Intel® Arria® 10 Low Latency Ethernet 10G MAC System
Tablo 1. Intel® Arria® 10 Malalta Latencia Ethernet 10G MAC-Dezajnoj
Ĉi tiu tabelo listigas ĉiujn Intel® Arria® 10-dezajnojn por Malalta Latencia Ethernet 10G MAC Intel FPGA IP.
| Dezajno Ekzample | MAC Variaĵo | PHY | Disvolva Ilaro |
| 10GBase-R Ethernet | 10G | Denaska PHY | Intel Arria 10 GX Transceiver SI |
| 10GBase-R Registrureĝimo Eterreto |
10G | Denaska PHY | Intel Arria 10 GX Transceiver SI |
| XAUI Ethernet | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| 1G/10G Ethernet | 1G/10G | 1G/10GbE kaj 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 1G/10G Ethernet kun 1588 | 1G/10G | 1G/10GbE kaj 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G Ethernet | 10M/100M/1G/10G | 1G/10GbE kaj 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G Ethernet kun 1588 |
10M/100M/1G/10G | 1G/10GbE kaj 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 1G/2.5G Ethernet | 1G/2.5G | 1G/2.5G/5G/10G Multi-rapida Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 1G/2.5G Ethernet kun 1588 | 1G/2.5G | 1G/2.5G/5G/10G Multi-rapida Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 1G/2.5G/10G Ethernet | 1G/2.5G/10G | 1G/2.5G/5G/10G Multi-rapida Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 10G USXGMII Ethernet | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G Multi-rapida Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias agadon de siaj FPGA kaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj.
*Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.
1. Efektivigo de Gvidlinioj por 10G Ethernet Subsistemo Uzante Malaltan Latencia 10G MAC Intel® FPGA IP en Intel® Arria® 10 Aparatoj
683347 | 2020.10.28
Notu:
Vi povas aliri ĉiujn listigitajn dezajnojn per la Low Latency Ethernet 10G MAC Intel® FPGA IP-parametroredaktilo en la Intel Quartus Prime-programaro, krom la referenca dezajno XAUI Ethernet. Vi povas akiri la XAUI Ethernet-referencan dezajnon de la Dezajna Vendejo.
Intel ofertas apartajn MAC kaj PHY-IP-ojn por la 10M ĝis 1G Multi-rate Ethernet-subsistemoj por certigi flekseblan efektivigon. Vi povas instantigi la Malalta Latency Ethernet 10G MAC Intel FPGA IP kun 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE kaj 10GBASE-KR PHY, aŭ XAUI PHY kaj Intel Arria 10 Transceiver Native PHY al respondi malsamajn desegnajn postulojn.
Rilataj Informoj
- Malalta Latenco Ethernet 10G MAC Intel FPGA IP Uzantgvidilo
Provizas detalajn informojn pri instantiigado kaj parametrigado de la MAC-IP. - Malalta Latenteca Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Uzantgvidilo
Provizas detalajn informojn pri instantiating kaj parametrigado de la MAC-dezajno ekzamples. - Intel Arria 10 Transceiver PHY User Guide
Provizas detalajn informojn pri instantigado kaj parametrigado de la PHY-IP. - Kontrollisto de Malalta Latenteco Ethernet 10G MAC Sencimiga
- AN 699: Uzante la Altera Ethernet Design Toolkit
Ĉi tiu ilaro helpas vin agordi kaj ruli Eterretajn referencdezajnojn kaj ankaŭ sencimigi ajnajn rilatajn problemojn al Eterreto. - Faŭlta Arba Analizo por Malalta Latencia 10G MAC Datuma Korupta Problemo
- Arria 10 Low Latency Ethernet 10G MAC kaj XAUI PHY Referenca Dezajno
Provizas la files por la referenca dezajno.
1.1. Malalta Latenteca Ethernet 10G MAC kaj Intel Arria 10 Dissendilo Indiĝena PHY Intel FPGA IP-oj
Vi povas agordi la Intel Arria 10 Transceiver Native PHY Intel FPGA IP por efektivigi la 10GBASE-R PHY kun la Ethernet-specifa fizika tavolo funkcianta je 10.3125 Gbps datumrapideco kiel difinita en Klaŭzo 49 de la IEEE 802.3-2008-specifo.
Ĉi tiu agordo disponigas XGMII al Low Latency Ethernet 10G MAC Intel FPGA IP kaj efektivigas unu-kanalan 10.3 Gbps PHY provizantan rektan ligon al SFP+ optika modulo uzante SFI-elektran specifon.
Intel ofertas du 10GBASE-R Ethernet-subsistemdezajnon ekzamples kaj vi povas generi ĉi tiujn dezajnojn dinamike uzante la Low Latency Ethernet 10G MAC Intel FPGA IP-parametro-redaktilo. La dezajnoj subtenas funkcian simuladon kaj hardvartestadon sur elektitaj Intel-disvolvaj ilaroj.
Figuro 2. Horloĝado kaj Restariga Skemo por Malalta Latencia Ethernet 10G MAC kaj Intel Arria 10 Transceiver Native PHY en 10GBASE-R Design Example
Figuro 3. Horloĝado kaj Restariga Skemo por Malalta Latencia Ethernet 10G MAC kaj Intel Arria 10 Transceiver Native PHY en 10GBASE-R Design Example kun Registro Reĝimo Ebligita
Rilataj Informoj
Malalta Latenteca Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Uzantgvidilo
Provizas detalajn informojn pri instantiating kaj parametrigado de la MAC-dezajno ekzamples.
1.2. Malalta Latenco Ethernet 10G MAC kaj XAUI PHY Intel FPGA IP-oj
La XAUI PHY Intel FPGA IP disponigas XGMII al Low Latency Ethernet 10G MAC Intel FPGA IP kaj efektivigas kvar lenojn ĉiu ĉe 3.125 Gbps ĉe la PMD-interfaco.
La XAUI PHY estas specifa fizika tavola efektivigo de la 10 Gigabit Ethernet-ligo difinita en la IEEE 802.3ae-2008-specifo.
Vi povas akiri la referencan dezajnon por la 10GbE-subsistemo efektivigita per Low Latency Ethernet 10G MAC kaj XAUI PHY Intel FPGA IP-oj de Design Store. La dezajno subtenas funkcian simuladon kaj hardvartestadon sur elektita Intel-disvolva ilaro.
Figuro 4. Horloĝado kaj Restariga Skemo por Malalta Latencia Ethernet 10G MAC kaj XAUI PHY Referenca Dezajno 
Rilataj Informoj
- Arria 10 Low Latency Ethernet 10G MAC kaj XAUI PHY Referenca Dezajno
Provizas la files por la referenca dezajno. - AN 794: Arria 10 Low Latency Ethernet 10G MAC kaj XAUI PHY Referenca Dezajno
1.3. Malalta Latenteca Ethernet 10G MAC kaj 1G/10GbE kaj 10GBASEKR PHY Intel Arria 10 FPGA IP-oj
La 1G/10GbE kaj 10GBASE-KR PHY Intel Arria 10 FPGA IP provizas MII, GMII kaj XGMII al Low Latency Ethernet 10G MAC Intel FPGA IP.
La 1G/10GbE kaj 10GBASE-KR PHY Intel Arria 10 FPGA IP efektivigas unukanalan 10Mbps/100Mbps/1Gbps/10Gbps serian PHY. La dezajnoj disponigas rektan konekton al 1G/10GbE-du-rapidecaj SFP+-konekteblaj moduloj, 10M-10GbE 10GBASE-T kaj 10M/100M/1G/10GbE 1000BASE-T kupraj eksteraj PHY-aparatoj aŭ pecetaj interfacoj. Ĉi tiuj IP-kernoj subtenas reagordeblajn 10Mbps/100Mbps/1Gbps/10Gbps datumkursojn.
Intel ofertas duoblan rapidon 1G/10GbE kaj multrapidan 10Mb/100Mb/1Gb/10GbE-dezajnon eksamples kaj vi povas generi ĉi tiujn dezajnojn dinamike uzante la Malalta Latencia
Ethernet 10G MAC Intel FPGA IP-parametroredaktilo. La dezajnoj subtenas funkcian simuladon kaj hardvartestadon sur elektita Intel-disvolva ilaro.
La plurrapida Eterreto-subsistem-efektivigo uzante 1G/10GbE aŭ 10GBASE-KR PHY Intel Arria 10 FPGA IP-dezajno postulas manajn SDC-limojn por la internaj PHY IP-horloĝoj kaj horloĝdomajna transiro-traktado. Vidu al la altera_eth_top.sdc file en la dezajno ekzample por scii pli pri la bezonataj create_generated_clock, set_clock_groups kaj set_false_path SDC-limoj.
Figuro 5. Horloĝado kaj Restariga Skemo por Malalta Latencia Ethernet 10G MAC kaj Intel Arria 10 1G/10GbE kaj 10GBASE-KR Design Example (1G/10GbE-Reĝimo)
Figuro 6. Horloĝado kaj Restariga Skemo por Malalta Latencia Ethernet 10G MAC kaj Intel Arria 10 1G/10GbE kaj 10GBASE-KR Design Example (10Mb/100Mb/1Gb/10GbE-Reĝimo)
Rilataj Informoj
Malalta Latenteca Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Uzantgvidilo
Provizas detalajn informojn pri instantiating kaj parametrigado de la MAC-dezajno ekzamples.
1.4. Malalta Latenteca Ethernet 10G MAC kaj 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IP-oj
La 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP por Intel Arria 10-aparatoj provizas GMII kaj XGMII al la Malalta Latency Ethernet 10G MAC Intel FPGA IP.
La 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP por Intel Arria 10-aparatoj efektivigas unu-kanalon 1G/2.5G/5G/10Gbps serian PHY. La dezajno provizas rektan konekton al 1G/2.5GbE duobla-rapideca SFP+ ŝtopeblaj moduloj, MGBASE-T kaj NBASE-T kupraj eksteraj PHY-aparatoj aŭ pecetaj interfacoj. Ĉi tiuj IP-oj subtenas reagordeblajn 1G/2.5G/5G/10Gbps datumkursojn.
Intel ofertas duoblan rapidon 1G/2.5GbE, multrapidecan 1G/2.5G/10GbE MGBASE-T, kaj multrapidecan 1G/2.5G/5G/10GbE MGBASE-T dezajno eksamples kaj vi povas generi ĉi tiujn dezajnojn dinamike uzante la Low Latency Ethernet 10G MAC Intel FPGA IP-parametro-redaktilo. La dezajnoj subtenas funkcian simuladon kaj hardvartestadon sur elektita Intel-disvolva ilaro.
Figuro 7. Horloĝado kaj Restariga Skemo por Malalta Latenteca Ethernet 10G MAC kaj 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G Reĝimo)
Por multrapidecaj 1G/2.5GbE kaj 1G/2.5G/10GbE MBASE-T Ethernet-subsistem-efektivigoj uzante 1G/2.5G/5G/10G Multi-rapideca Ethernet PHY Intel FPGA IP, Intel rekomendas, ke vi kopiu la modulon de reagordo de radioricevilo (alt_mge_rcfg_a10. sv) provizita per la dezajno ekzample. Ĉi tiu modulo reagordas la rapidon de la kanalo de transcepto de 1G ĝis 2.5G, aŭ ĝis 10G, kaj inverse.
La mult-rapideca 1G/2.5GbE kaj 1G/2.5G/10GbE MBASE-T Ethernet-subsistema efektivigo ankaŭ postulas manajn SDC-limojn por la internaj PHY IP-horloĝoj
kaj horloĝdomajna krucado pritraktado. Vidu al la altera_eth_top.sdc file en la dezajno ekzample por scii pli pri la bezonataj create_generated_clock, set_clock_groups kaj set_false_path SDC-limoj.
Figuro 8. Horloĝado kaj Restariga Skemo por Malalta Latenteca Ethernet 10G MAC kaj 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G/10GbE MBASE-T-Reĝimo) 
Figuro 9. Horloĝado kaj Restariga Skemo por Malalta Latenteca Ethernet 10G MAC kaj 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G/5G/10GbE NBASE-T-Reĝimo)
Rilataj Informoj
Malalta Latenteca Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Uzantgvidilo Provizas detalajn informojn pri instantigado kaj parametrigado de la MAC-dezajno ekzamples.
1.5. Dokumenta Revizia Historio por AN 795: Efektivigado de Gvidlinioj por 10G Ethernet Subsistemo Uzante Malaltan Latencia 10G MAC Intel FPGA IP en Intel Arria 10 Aparatoj
| Dokumenta Versio | Ŝanĝoj |
| 2020.10.28 | • Remarkita kiel Intel. • Renomis la dokumenton kiel AN 795: Implementing Guidelines for 10G Ethernet Subsystem Using Low Latency 10G MAC Intel FPGA IP en Intel Arria 10 Devices. |
| Dato | Versio | Ŝanĝoj |
| Februaro-17 | 2017.02.01 | Komenca eldono. |
AN 795: Implementing Guidelines for 10G Ethernet Subsystem Using Low
Latenteco 10G MAC Intel ® FPGA IP en Intel® Arria® 10 Aparatoj
Enreta versio
Sendu Rimarkojn
ID: 683347
Versio: 2020.10.28
Dokumentoj/Rimedoj
 |
Intel AN 795 Realiganta Gvidliniojn por 10G Ethernet Subsistemo Uzanta Malaltan Latencia 10G MAC [pdf] Uzantogvidilo AN 795 Efektivigado de Gvidlinioj por 10G Ethernet Subsistemo Uzanta Malaltan Latencia 10G MAC, AN 795, Efektivigado de Gvidlinioj por 10G Ethernet Subsistemo Uzanta Malaltan Latencia 10G MAC, Eterreton Subsistemon Uzanta Malaltan Latentecon 10G MAC, Malalta Latenteco 10G MAC |
