AN 795 Насоки за прилагане на 10G
Ethernet подсистема, използваща 10G MAC с ниска латентност
Ръководство за потребителя
AN 795 Указания за прилагане на 10G Ethernet подсистема, използваща 10G MAC с ниска латентност
AN 795: Прилагане на указания за 10G Ethernet подсистема с използване на 10G MAC с ниска латентност Intel FPGA® IP в устройства Intel® Arria® 10
Прилагане на насоки за 10G Ethernet подсистема с използване на 10G MAC с ниска латентност Intel® FPGA IP в устройства Intel® Arria® 10
Насоките за внедряване ви показват как да използвате контролера за достъп до медии с ниска латентност 10G (MAC) на Intel и PHY IP.
Фигура 1. Intel® Arria® 10 Ethernet 10G MAC система с ниска латентност
Таблица 1. Intel® Arria® 10 Ethernet 10G MAC проекти с ниска латентност
Тази таблица изброява всички дизайни на Intel® Arria® 10 за Ethernet с ниска латентност 10G MAC Intel FPGA IP.
| Дизайн Прample | MAC вариант | PHY | Комплект за разработка |
| 10GBase-R Ethernet | 10G | Роден PHY | Трансивър Intel Arria 10 GX SI |
| 10GBase-R режим на регистриране Ethernet |
10G | Роден PHY | Трансивър Intel Arria 10 GX SI |
| XAUI Ethernet | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| 1G/10G Ethernet | 1G/10G | 1G/10GbE и 10GBASE-KR PHY | Трансивър Intel Arria 10 GX SI |
| 1G/10G Ethernet с 1588 | 1G/10G | 1G/10GbE и 10GBASE-KR PHY | Трансивър Intel Arria 10 GX SI |
| 10M/100M/1G/10G Ethernet | 10M/100M/1G/10G | 1G/10GbE и 10GBASE-KR PHY | Трансивър Intel Arria 10 GX SI |
| 10M/100M/1G/10G Ethernet с 1588 |
10M/100M/1G/10G | 1G/10GbE и 10GBASE-KR PHY | Трансивър Intel Arria 10 GX SI |
| 1G/2.5G Ethernet | 1G/2.5G | 1G/2.5G/5G/10G Многоскоростен Ethernet PHY |
Трансивър Intel Arria 10 GX SI |
| 1G/2.5G Ethernet с 1588 | 1G/2.5G | 1G/2.5G/5G/10G Многоскоростен Ethernet PHY |
Трансивър Intel Arria 10 GX SI |
| 1G/2.5G/10G Ethernet | 1G/2.5G/10G | 1G/2.5G/5G/10G Многоскоростен Ethernet PHY |
Трансивър Intel Arria 10 GX SI |
| 10G USXGMII Ethernet | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G Многоскоростен Ethernet PHY |
Трансивър Intel Arria 10 GX SI |
Корпорация Intel. Всички права запазени. Intel, логото на Intel и други марки на Intel са търговски марки на Intel Corporation или нейните филиали. Intel гарантира производителността на своите FPGA и полупроводникови продукти според настоящите спецификации в съответствие със стандартната гаранция на Intel, но си запазва правото да прави промени на продукти и услуги по всяко време без предизвестие. Intel не поема никаква отговорност или задължения, произтичащи от приложението или използването на каквато и да е информация, продукт или услуга, описани тук, освен в случаите, когато Intel е изрично договорено в писмен вид. Клиентите на Intel се съветват да получат най-новата версия на спецификациите на устройството, преди да разчитат на публикувана информация и преди да направят поръчки за продукти или услуги.
*Други имена и марки могат да бъдат заявени като собственост на други.
1. Прилагане на насоки за 10G Ethernet подсистема с използване на 10G MAC с ниска латентност Intel® FPGA IP в устройства Intel® Arria® 10
683347 | 2020.10.28
Забележка:
Можете да получите достъп до всички изброени дизайни чрез редактора на IP параметри на Intel® FPGA Ethernet с ниска латентност 10G MAC в софтуера Intel Quartus Prime, с изключение на референтния дизайн на XAUI Ethernet. Можете да получите референтния дизайн на XAUI Ethernet от Design Store.
Intel предлага отделни MAC и PHY IP адреси за 10M до 1G многоскоростни Ethernet подсистеми, за да осигури гъвкаво внедряване. Можете да създадете екземпляр на Low Latency Ethernet 10G MAC Intel FPGA IP с 1G/2.5G/5G/10G Ethernet PHY с множество скорости, Intel Arria 10 1G/10GbE и 10GBASE-KR PHY или XAUI PHY и Intel Arria 10 Transceiver Native PHY за отговарят на различни изисквания за дизайн.
Свързана информация
- Ethernet с ниска латентност 10G MAC Intel FPGA IP Ръководство за потребителя
Предоставя подробна информация за инстанциране и параметризиране на MAC IP. - Ethernet с ниска латентност 10G MAC Intel Arria 10 FPGA IP Design Example Ръководство за потребителя
Предоставя подробна информация за инстанциране и параметризиране на MAC дизайна, напрampлес. - Ръководство за потребителя на трансивър Intel Arria 10 PHY
Предоставя подробна информация за инстанциране и параметризиране на PHY IP. - Контролен списък за отстраняване на грешки при Ethernet 10G MAC с ниска латентност
- AN 699: Използване на Altera Ethernet Design Toolkit
Този набор от инструменти ви помага да конфигурирате и изпълнявате Ethernet референтни проекти, както и да отстранявате грешки, свързани с Ethernet. - Анализ на дървото на грешките за проблем с повреда на 10G MAC данни с ниска латентност
- Arria 10 Ethernet с ниска латентност 10G MAC и XAUI PHY референтен дизайн
Предоставя files за референтния дизайн.
1.1. Ниска латентност Ethernet 10G MAC и Intel Arria 10 трансивър Native PHY Intel FPGA IP адреси
Можете да конфигурирате Intel Arria 10 Transceiver Native PHY Intel FPGA IP за прилагане на 10GBASE-R PHY със специфичния за Ethernet физически слой, работещ при скорост на данни 10.3125 Gbps, както е определено в клауза 49 от спецификацията IEEE 802.3-2008.
Тази конфигурация осигурява XGMII към Ethernet с ниска латентност 10G MAC Intel FPGA IP и внедрява едноканален 10.3 Gbps PHY, осигуряващ директна връзка към SFP+ оптичен модул, използвайки SFI електрическа спецификация.
Intel предлага две 10GBASE-R Ethernet подсистеми дизайн напрampфайлове и можете да генерирате тези дизайни динамично, като използвате редактора на IP параметри с ниска латентност Ethernet 10G MAC Intel FPGA. Проектите поддържат функционална симулация и хардуерно тестване на определени комплекти за разработка на Intel.
Фигура 2. Схема за часовник и нулиране за Ethernet 10G MAC с ниска латентност и Intel Arria 10 Transceiver Native PHY в 10GBASE-R Design Example
Фигура 3. Схема за часовник и нулиране за Ethernet 10G MAC с ниска латентност и Intel Arria 10 трансивър Native PHY в 10GBASE-R дизайн Example с регистър Режимът е активиран
Свързана информация
Ethernet с ниска латентност 10G MAC Intel Arria 10 FPGA IP Design Example Ръководство за потребителя
Предоставя подробна информация за инстанциране и параметризиране на MAC дизайна, напрampлес.
1.2. Ethernet с ниска латентност 10G MAC и XAUI PHY Intel FPGA IP
XAUI PHY Intel FPGA IP осигурява XGMII към Ethernet с ниска латентност 10G MAC Intel FPGA IP и прилага четири ленти всяка при 3.125 Gbps на PMD интерфейса.
XAUI PHY е изпълнение на специфичен физически слой на 10 Gigabit Ethernet връзка, дефинирана в спецификацията IEEE 802.3ae-2008.
Можете да получите референтния дизайн за подсистемата 10GbE, реализирана с помощта на Ethernet 10G MAC с ниска латентност и XAUI PHY Intel FPGA IP от Design Store. Дизайнът поддържа функционална симулация и хардуерно тестване на определен комплект за разработка на Intel.
Фигура 4. Схема за часовник и нулиране за референтен дизайн на Ethernet 10G MAC и XAUI PHY с ниска латентност 
Свързана информация
- Arria 10 Ethernet с ниска латентност 10G MAC и XAUI PHY референтен дизайн
Предоставя files за референтния дизайн. - AN 794: Arria 10 Low Latency Ethernet 10G MAC и XAUI PHY референтен дизайн
1.3. Ethernet с ниска латентност 10G MAC и 1G/10GbE и 10GBASEKR PHY Intel Arria 10 FPGA IP
1G/10GbE и 10GBASE-KR PHY Intel Arria 10 FPGA IP осигуряват MII, GMII и XGMII към Ethernet с ниска латентност 10G MAC Intel FPGA IP.
1G/10GbE и 10GBASE-KR PHY Intel Arria 10 FPGA IP реализират едноканален 10Mbps/100Mbps/1Gbps/10Gbps сериен PHY. Проектите осигуряват директна връзка към 1G/10GbE двускоростни SFP+ модули за включване, 10M–10GbE 10GBASE-T и 10M/100M/1G/10GbE 1000BASE-T медни външни PHY устройства или интерфейси чип към чип. Тези IP ядра поддържат преконфигурируеми скорости на данни 10Mbps/100Mbps/1Gbps/10Gbps.
Intel предлага двускоростен 1G/10GbE и многоскоростен 10Mb/100Mb/1Gb/10GbE дизайн напр.ampи можете да генерирате тези дизайни динамично, като използвате Low Latency
Ethernet 10G MAC Intel FPGA IP редактор на параметри. Проектите поддържат функционална симулация и хардуерно тестване на определен комплект за разработка на Intel.
Внедряването на многоскоростна Ethernet подсистема, използваща 1G/10GbE или 10GBASE-KR PHY Intel Arria 10 FPGA IP дизайн изисква ръчни ограничения на SDC за вътрешните PHY IP часовници и обработката на пресичане на часовников домейн. Обърнете се към altera_eth_top.sdc file в дизайна прampза да научите повече за необходимите ограничения на create_generated_clock, set_clock_groups и set_false_path SDC.
Фигура 5. Схема за часовник и нулиране за Ethernet 10G MAC с ниска латентност и Intel Arria 10 1G/10GbE и 10GBASE-KR Design Example (режим 1G/10GbE)
Фигура 6. Схема за часовник и нулиране за Ethernet 10G MAC с ниска латентност и Intel Arria 10 1G/10GbE и 10GBASE-KR Design Example (режим 10Mb/100Mb/1Gb/10GbE)
Свързана информация
Ethernet с ниска латентност 10G MAC Intel Arria 10 FPGA IP Design Example Ръководство за потребителя
Предоставя подробна информация за инстанциране и параметризиране на MAC дизайна, напрampлес.
1.4. Ethernet с ниска латентност 10G MAC и 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IP адреси
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP за устройства Intel Arria 10 осигурява GMII и XGMII към Ethernet с ниска латентност 10G MAC Intel FPGA IP.
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP за устройства Intel Arria 10 реализира едноканален 1G/2.5G/5G/10Gbps сериен PHY. Дизайнът осигурява директна връзка към 1G/2.5GbE двускоростни модули за свързване SFP+, медни външни PHY устройства MGBASE-T и NBASE-T или интерфейси чип към чип. Тези IP адреси поддържат преконфигурируеми скорости на данни 1G/2.5G/5G/10Gbps.
Intel предлага двускоростен 1G/2.5GbE, многоскоростен 1G/2.5G/10GbE MGBASE-T и многоскоростен 1G/2.5G/5G/10GbE MGBASE-T дизайн exampфайлове и можете да генерирате тези дизайни динамично, като използвате редактора на IP параметри с ниска латентност Ethernet 10G MAC Intel FPGA. Проектите поддържат функционална симулация и хардуерно тестване на определен комплект за разработка на Intel.
Фигура 7. Схема за часовник и нулиране за Ethernet с ниска латентност 10G MAC и 1G/ 2.5G/5G/10G многоскоростен Ethernet PHY дизайн Example (1G/2.5G режим)
За многоскоростни 1G/2.5GbE и 1G/2.5G/10GbE MBASE-T Ethernet подсистеми, използващи 1G/2.5G/5G/10G многоскоростен Ethernet PHY Intel FPGA IP, Intel препоръчва да копирате модула за преконфигуриране на трансивъра (alt_mge_rcfg_a10. sv), предоставени с проекта прampле. Този модул преконфигурира скоростта на трансивърния канал от 1G на 2.5G или на 10G и обратно.
Многоскоростната 1G/2.5GbE и 1G/2.5G/10GbE MBASE-T Ethernet подсистема също изисква ръчни SDC ограничения за вътрешните PHY IP часовници
и тактова обработка на пресичане на домейн. Обърнете се към altera_eth_top.sdc file в дизайна прampза да научите повече за необходимите ограничения на create_generated_clock, set_clock_groups и set_false_path SDC.
Фигура 8. Схема за часовник и нулиране за Ethernet с ниска латентност 10G MAC и 1G/ 2.5G/5G/10G многоскоростен Ethernet PHY дизайн Example (1G/2.5G/10GbE MBASE-T режим) 
Фигура 9. Схема за часовник и нулиране за Ethernet с ниска латентност 10G MAC и 1G/2.5G/5G/10G многоскоростен Ethernet PHY дизайн Example (1G/2.5G/5G/10GbE NBASE-T режим)
Свързана информация
Ethernet с ниска латентност 10G MAC Intel Arria 10 FPGA IP Design Example Ръководство за потребителя Предоставя подробна информация за инстанциране и параметризиране на MAC дизайна, напрampлес.
1.5. История на ревизиите на документа за AN 795: Указания за прилагане на 10G Ethernet подсистема с използване на 10G MAC с ниска латентност Intel FPGA IP в устройства Intel Arria 10
| Версия на документа | Промени |
| 2020.10.28 | • Ребрандиран като Intel. • Преименува документа на AN 795: Прилагане на насоки за 10G Ethernet подсистема с използване на 10G MAC с ниска латентност Intel FPGA IP в устройства Intel Arria 10. |
| Дата | Версия | Промени |
| февруари-17 | 2017.02.01 | Първоначално издание. |
AN 795: Насоки за прилагане на 10G Ethernet подсистема, използваща ниско ниво
Латентност 10G MAC Intel® FPGA IP в устройства Intel® Arria® 10
Онлайн версия
Изпратете обратна връзка
ID: 683347
Версия: 2020.10.28
Документи / Ресурси
 |
intel AN 795 Указания за прилагане на 10G Ethernet подсистема, използваща ниска латентност 10G MAC [pdf] Ръководство за потребителя AN 795 Указания за внедряване на 10G Ethernet подсистема с ниска латентност 10G MAC, AN 795, прилагане на насоки за 10G Ethernet подсистема с ниска латентност 10G MAC, Ethernet подсистема с ниска латентност 10G MAC, ниска латентност 10G MAC |
