AN 795 Implementační pokyny pro 10G
Ethernetový subsystém využívající 10G MAC s nízkou latencí
Uživatelská příručka
AN 795 Implementační pokyny pro 10G Ethernetový subsystém s nízkou latencí 10G MAC
AN 795: Implementační pokyny pro 10G Ethernetový subsystém využívající nízkou latenci 10G MAC Intel FPGA® IP v zařízeních Intel ® Arria® 10
Implementační pokyny pro 10G Ethernetový subsystém využívající nízkou latenci 10G MAC Intel® FPGA IP v zařízeních Intel® Arria® 10
Implementační pokyny ukazují, jak používat řadič přístupu k médiím (MAC) a PHY IP společnosti Intel s nízkou latencí 10G.
Obrázek 1. Systém Intel® Arria® 10 Ethernet 10G MAC s nízkou latencí
Tabulka 1. Návrhy Intel® Arria® 10 Ethernet 10G MAC s nízkou latencí
Tato tabulka uvádí všechny návrhy Intel ® Arria ® 10 pro Ethernet 10G MAC Intel FPGA IP s nízkou latencí.
| Design Přample | Varianta MAC | PHY | Vývojová sada |
| 10GBase-R Ethernet | 10G | Nativní PHY | Transceiver Intel Arria 10 GX SI |
| Režim registrace 10GBase-R Ethernet |
10G | Nativní PHY | Transceiver Intel Arria 10 GX SI |
| Ethernet XAUI | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| 1G/10G Ethernet | 1G/10G | 1G/10GbE a 10GBASE-KR PHY | Transceiver Intel Arria 10 GX SI |
| 1G/10G Ethernet s 1588 | 1G/10G | 1G/10GbE a 10GBASE-KR PHY | Transceiver Intel Arria 10 GX SI |
| 10M/100M/1G/10G Ethernet | 10M/100M/1G/10G | 1G/10GbE a 10GBASE-KR PHY | Transceiver Intel Arria 10 GX SI |
| 10M/100M/1G/10G Ethernet s 1588 |
10M/100M/1G/10G | 1G/10GbE a 10GBASE-KR PHY | Transceiver Intel Arria 10 GX SI |
| 1G/2.5G Ethernet | 1G/2.5G | 1G/2.5G/5G/10G Vícerychlostní Ethernet PHY |
Transceiver Intel Arria 10 GX SI |
| 1G/2.5G Ethernet s 1588 | 1G/2.5G | 1G/2.5G/5G/10G Vícerychlostní Ethernet PHY |
Transceiver Intel Arria 10 GX SI |
| 1G/2.5G/10G Ethernet | 1G/2.5G/10G | 1G/2.5G/5G/10G Vícerychlostní Ethernet PHY |
Transceiver Intel Arria 10 GX SI |
| Ethernet 10G USXGMII | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G Vícerychlostní Ethernet PHY |
Transceiver Intel Arria 10 GX SI |
Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.
*Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.
1. Implementační pokyny pro 10G Ethernetový subsystém využívající nízkou latenci 10G MAC Intel® FPGA IP v zařízeních Intel® Arria® 10
683347 2020.10.28 XNUMX | XNUMX XNUMX XNUMX
Poznámka:
Ke všem uvedeným návrhům můžete přistupovat prostřednictvím editoru parametrů IP s nízkou latencí Ethernet 10G MAC Intel® FPGA v softwaru Intel Quartus Prime, s výjimkou referenčního návrhu XAUI Ethernet. Referenční návrh XAUI Ethernet můžete získat z Design Store.
Intel nabízí samostatné MAC a PHY IP pro subsystémy 10M až 1G Multi-rate Ethernet, aby byla zajištěna flexibilní implementace. Můžete vytvořit instanci Low Latency Ethernet 10G MAC Intel FPGA IP s 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE a 10GBASE-KR PHY nebo XAUI PHY a Intel Arria 10 Transceiver Native PHY do splňují různé požadavky na design.
Související informace
- Nízká latence Ethernet 10G MAC Intel FPGA IP Uživatelská příručka
Poskytuje podrobné informace o vytváření instance a parametrizaci MAC IP. - Nízká latence Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Uživatelská příručka
Poskytuje podrobné informace o vytváření instancí a parametrizaci návrhu MAC examples. - Intel Arria 10 Transceiver PHY Uživatelská příručka
Poskytuje podrobné informace o vytváření instancí a parametrizaci PHY IP. - Kontrolní seznam ladění Ethernet 10G MAC s nízkou latencí
- AN 699: Použití Altera Ethernet Design Toolkit
Tato sada nástrojů vám pomůže konfigurovat a spouštět referenční návrhy Ethernetu a také ladit jakékoli problémy související s Ethernetem. - Analýza stromu chyb pro problém s poškozením dat 10G MAC s nízkou latencí
- Arria 10 Low Latency Ethernet 10G MAC a XAUI PHY referenční design
Poskytuje files pro referenční design.
1.1. Ethernet 10G MAC s nízkou latencí a transceiver Intel Arria 10 nativní PHY IP adresy Intel FPGA
Intel Arria 10 Transceiver Native PHY Intel FPGA IP můžete nakonfigurovat tak, aby implementoval 10GBASE-R PHY s fyzickou vrstvou specifickou pro Ethernet běžící při datové rychlosti 10.3125 Gb/s, jak je definováno v kapitole 49 specifikace IEEE 802.3-2008.
Tato konfigurace poskytuje XGMII až Low Latency Ethernet 10G MAC Intel FPGA IP a implementuje jednokanálový 10.3 Gbps PHY poskytující přímé připojení k optickému modulu SFP+ pomocí elektrické specifikace SFI.
Intel nabízí dva ethernetové subsystémy 10GBASE-R design examples a tyto návrhy můžete generovat dynamicky pomocí editoru parametrů IP Low Latency Ethernet 10G MAC Intel FPGA. Návrhy podporují funkční simulaci a testování hardwaru na určených vývojových sadách Intel.
Obrázek 2. Schéma taktování a resetování pro Ethernet 10G MAC s nízkou latencí a transceiver Intel Arria 10 Native PHY v 10GBASE-R Design Example
Obrázek 3. Schéma taktování a resetování pro Ethernet 10G MAC s nízkou latencí a nativní PHY transceiver Intel Arria 10 v 10GBASE-R Design Example s registrem Režim povolen
Související informace
Nízká latence Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Uživatelská příručka
Poskytuje podrobné informace o vytváření instancí a parametrizaci návrhu MAC examples.
1.2. Nízká latence Ethernet 10G MAC a XAUI PHY Intel FPGA IP
XAUI PHY Intel FPGA IP poskytuje XGMII až Low Latency Ethernet 10G MAC Intel FPGA IP a implementuje čtyři pruhy každý s rychlostí 3.125 Gbps na rozhraní PMD.
XAUI PHY je implementace specifické fyzické vrstvy 10gigabitového ethernetového spojení definovaného ve specifikaci IEEE 802.3ae-2008.
Referenční návrh pro 10GbE subsystém implementovaný pomocí Low Latency Ethernet 10G MAC a XAUI PHY Intel FPGA IP můžete získat z Design Store. Návrh podporuje funkční simulaci a testování hardwaru na vývojové sadě Intel.
Obrázek 4. Schéma taktování a resetování pro Ethernet 10G MAC s nízkou latencí a referenční návrh XAUI PHY 
Související informace
- Arria 10 Low Latency Ethernet 10G MAC a XAUI PHY referenční design
Poskytuje files pro referenční design. - AN 794: Arria 10 Low Latency Ethernet 10G MAC a XAUI PHY referenční design
1.3. Ethernet s nízkou latencí 10G MAC a 1G/10GbE a 10GBASEKR PHY Intel Arria 10 FPGA IP
1G/10GbE a 10GBASE-KR PHY Intel Arria 10 FPGA IP poskytují MII, GMII a XGMII na Ethernet 10G MAC Intel FPGA IP s nízkou latencí.
1G/10GbE a 10GBASE-KR PHY Intel Arria 10 FPGA IP implementují jednokanálový 10Mbps/100Mbps/1Gbps/10Gbps sériový PHY. Návrhy poskytují přímé připojení k 1G/10GbE dvourychlostním zásuvným modulům SFP+, 10M–10GbE 10GBASE-T a 10M/100M/1G/10GbE 1000BASE-T měděným externím PHY zařízením nebo rozhraním chip-to-chip. Tato jádra IP podporují rekonfigurovatelné přenosové rychlosti 10 Mb/s/100 Mb/s/1 Gb/s/10 Gb/s.
Intel nabízí dvourychlostní 1G/10GbE a vícerychlostní 10Mb/100Mb/1Gb/10GbE design examples a můžete tyto návrhy generovat dynamicky pomocí Low Latency
Ethernet 10G MAC Editor parametrů IP Intel FPGA. Návrhy podporují funkční simulaci a testování hardwaru na vývojové sadě Intel.
Implementace vícerychlostního ethernetového subsystému pomocí 1G/10GbE nebo 10GBASE-KR PHY Intel Arria 10 FPGA IP vyžaduje ruční omezení SDC pro interní PHY IP hodiny a zpracování křížení hodinových domén. Viz altera_eth_top.sdc file v provedení napřampChcete-li se dozvědět více o požadovaných omezeních create_generated_clock, set_clock_groups a set_false_path SDC.
Obrázek 5. Schéma taktování a resetování pro Ethernet 10G MAC s nízkou latencí a Intel Arria 10 1G/10GbE a 10GBASE-KR Design Example (režim 1G/10GbE)
Obrázek 6. Schéma taktování a resetování pro Ethernet 10G MAC s nízkou latencí a Intel Arria 10 1G/10GbE a 10GBASE-KR Design Example (režim 10Mb/100Mb/1Gb/10GbE)
Související informace
Nízká latence Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Uživatelská příručka
Poskytuje podrobné informace o vytváření instancí a parametrizaci návrhu MAC examples.
1.4. Ethernet 10G MAC s nízkou latencí a 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IP
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP pro zařízení Intel Arria 10 poskytuje GMII a XGMII k Low Latency Ethernet 10G MAC Intel FPGA IP.
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP pro zařízení Intel Arria 10 implementuje jednokanálový 1G/2.5G/5G/10Gbps sériové PHY. Konstrukce poskytuje přímé připojení k 1G/2.5GbE dvourychlostním zásuvným modulům SFP+, měděným externím PHY zařízením MGBASE-T a NBASE-T nebo rozhraním chip-to-chip. Tyto IP adresy podporují rekonfigurovatelné datové rychlosti 1G/2.5G/5G/10Gbps.
Intel nabízí dvourychlostní 1G/2.5GbE, vícerychlostní 1G/2.5G/10GbE MGBASE-T a vícerychlostní 1G/2.5G/5G/10GbE MGBASE-T design examples a tyto návrhy můžete generovat dynamicky pomocí editoru parametrů IP Low Latency Ethernet 10G MAC Intel FPGA. Návrhy podporují funkční simulaci a testování hardwaru na vývojové sadě Intel.
Obrázek 7. Schéma taktování a resetování pro Ethernet 10G MAC s nízkou latencí a 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (režim 1G/2.5G)
Pro vícerychlostní implementace 1G/2.5GbE a 1G/2.5G/10GbE ethernetového subsystému MBASE-T pomocí 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP společnost Intel doporučuje zkopírovat modul pro rekonfiguraci transceiveru (alt_mge_rcfg_a10. sv) opatřený vzorem example. Tento modul překonfiguruje rychlost kanálu transceiveru z 1G na 2.5G nebo na 10G a naopak.
Implementace vícerychlostního 1G/2.5GbE a 1G/2.5G/10GbE MBASE-T Ethernetového subsystému také vyžaduje manuální omezení SDC pro interní PHY IP hodiny.
a zpracování překračování časových domén. Viz altera_eth_top.sdc file v provedení napřampChcete-li se dozvědět více o požadovaných omezeních create_generated_clock, set_clock_groups a set_false_path SDC.
Obrázek 8. Schéma taktování a resetování pro Ethernet 10G MAC s nízkou latencí a 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (režim MBASE-T 1G/2.5G/10GbE) 
Obrázek 9. Schéma taktování a resetování pro Ethernet 10G MAC s nízkou latencí a 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (režim NBASE-T 1G/2.5G/5G/10GbE)
Související informace
Nízká latence Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Uživatelská příručka Poskytuje podrobné informace o vytváření instancí a parametrizaci návrhu MAC, napřamples.
1.5. Historie revizí dokumentu pro AN 795: Implementační pokyny pro 10G Ethernetový subsystém s nízkou latencí 10G MAC Intel FPGA IP v zařízeních Intel Arria 10
| Verze dokumentu | Změny |
| 2020.10.28 | • Přejmenováno na Intel. • Dokument byl přejmenován na AN 795: Implementing Guidelines for 10G Ethernet Subsystem using Low Latency 10G MAC Intel FPGA IP in Intel Arria 10 Devices. |
| Datum | Verze | Změny |
| února-17 | 2017.02.01 | Počáteční vydání. |
AN 795: Implementační směrnice pro 10G ethernetový subsystém využívající nízké
Latence 10G MAC Intel® FPGA IP v zařízeních Intel® Arria® 10
Online verze
Odeslat zpětnou vazbu
ID: 683347
Verze: 2020.10.28
Dokumenty / zdroje
 |
Implementační pokyny intel AN 795 pro subsystém 10G Ethernet využívající 10G MAC s nízkou latencí [pdfUživatelská příručka AN 795 Implementační pokyny pro 10G ethernetový subsystém s nízkou latencí 10G MAC, AN 795, Implementační pokyny pro 10G ethernetový subsystém s nízkou latencí 10G MAC, ethernetový subsystém s nízkou latencí 10G MAC, s nízkou latencí 10G MAC |
