AN 795 Directrices de implementación para 10G
Subsistema Ethernet que utiliza MAC 10G de baja latencia
Guía del usuario
Directrices de implementación AN 795 para el subsistema Ethernet 10G que utiliza MAC 10G de baja latencia
AN 795: Directrices de implementación para el subsistema Ethernet 10G que utiliza IP Intel FPGA® MAC 10G de baja latencia en dispositivos Intel® Arria® 10
Pautas de implementación para el subsistema Ethernet 10G utilizando IP FPGA Intel® MAC 10G de baja latencia en dispositivos Intel® Arria® 10
Las pautas de implementación le muestran cómo utilizar el controlador de acceso a medios (MAC) 10G de baja latencia y las IP PHY de Intel.
Figura 1. Sistema Intel® Arria® 10 Ethernet de baja latencia 10G MAC
Tabla 1. Diseños de MAC 10G Ethernet de baja latencia Intel® Arria® 10
Esta tabla enumera todos los diseños de Intel® Arria® 10 para Ethernet de baja latencia 10G MAC Intel FPGA IP.
| Ex diseñoample | Variante MAC | Física | Kit de desarrollo |
| Ethernet 10GBase-R | 10G | Física nativa | Transceptor Intel Arria 10 GX SI |
| Modo de registro 10GBase-R Ethernet |
10G | Física nativa | Transceptor Intel Arria 10 GX SI |
| Ethernet XAUI | 10G | XAUI PHY | FPGA Intel Arria 10 GX |
| Ethernet 1G / 10G | 1G/10G | Física 1G/10GbE y 10GBASE-KR | Transceptor Intel Arria 10 GX SI |
| Ethernet 1G/10G con 1588 | 1G/10G | Física 1G/10GbE y 10GBASE-KR | Transceptor Intel Arria 10 GX SI |
| Ethernet de 10M/100M/1G/10G | 10M/100M/1G/10G | Física 1G/10GbE y 10GBASE-KR | Transceptor Intel Arria 10 GX SI |
| Ethernet de 10M/100M/1G/10G con 1588 |
10M/100M/1G/10G | Física 1G/10GbE y 10GBASE-KR | Transceptor Intel Arria 10 GX SI |
| Ethernet 1G / 2.5G | 1G/2.5G | 1G/2.5G/5G/10G PHY Ethernet de velocidad múltiple |
Transceptor Intel Arria 10 GX SI |
| Ethernet 1G/2.5G con 1588 | 1G/2.5G | 1G/2.5G/5G/10G PHY Ethernet de velocidad múltiple |
Transceptor Intel Arria 10 GX SI |
| Ethernet de 1G/2.5G/10G | 1G/2.5G/10G | 1G/2.5G/5G/10G PHY Ethernet de velocidad múltiple |
Transceptor Intel Arria 10 GX SI |
| Ethernet 10G USXGMII | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G PHY Ethernet de velocidad múltiple |
Transceptor Intel Arria 10 GX SI |
Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos FPGA y semiconductores según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la última versión de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios.
*Otros nombres y marcas pueden ser reclamados como propiedad de terceros.
1. Pautas de implementación para el subsistema Ethernet 10G que utiliza IP FPGA Intel® MAC 10G de baja latencia en dispositivos Intel® Arria® 10
683347 | 2020.10.28
Nota:
Puede acceder a todos los diseños enumerados a través del editor de parámetros IP Intel® FPGA MAC Intel® Quartus Prime de Ethernet de baja latencia 10G, excepto el diseño de referencia Ethernet XAUI. Puede obtener el diseño de referencia de XAUI Ethernet en Design Store.
Intel ofrece direcciones IP MAC y PHY independientes para los subsistemas Ethernet de velocidad múltiple de 10 M a 1 G para garantizar una implementación flexible. Puede crear una instancia de Ethernet 10G MAC Intel FPGA IP de baja latencia con PHY Ethernet de velocidad múltiple 1G/2.5G/5G/10G, PHY Intel Arria 10 1G/10GbE y 10GBASE-KR, o PHY XAUI y PHY nativo del transceptor Intel Arria 10 para atender diferentes requisitos de diseño.
Información relacionada
- Guía del usuario de IP Intel FPGA Ethernet 10G MAC de baja latencia
Proporciona información detallada sobre cómo crear instancias y parametrizar la IP MAC. - Ethernet de baja latencia 10G MAC Intel Arria 10 FPGA IP Design ExampGuía del usuario
Proporciona información detallada sobre cómo crear instancias y parametrizar el diseño MAC ex.ampLes. - Guía del usuario de PHY del transceptor Intel Arria 10
Proporciona información detallada sobre la creación de instancias y la parametrización de PHY IP. - Lista de verificación de depuración de MAC Ethernet 10G de baja latencia
- AN 699: Uso del kit de herramientas de diseño de Altera Ethernet
Este kit de herramientas le ayuda a configurar y ejecutar diseños de referencia de Ethernet, así como a depurar cualquier problema relacionado con Ethernet. - Análisis de árbol de fallas para problemas de corrupción de datos MAC 10G de baja latencia
- Arria 10 Ethernet de baja latencia 10G MAC y diseño de referencia XAUI PHY
Proporciona el files para el diseño de referencia.
1.1. Ethernet de baja latencia 10G MAC y transceptor Intel Arria 10 IP nativas PHY Intel FPGA
Puede configurar el transceptor Intel Arria 10 Native PHY Intel FPGA IP para implementar 10GBASE-R PHY con la capa física específica de Ethernet ejecutándose a una velocidad de datos de 10.3125 Gbps como se define en la Cláusula 49 de la especificación IEEE 802.3-2008.
Esta configuración proporciona un XGMII a Ethernet de baja latencia 10G MAC Intel FPGA IP e implementa una PHY de un solo canal de 10.3 Gbps que proporciona una conexión directa a un módulo óptico SFP+ utilizando la especificación eléctrica SFI.
Intel ofrece dos diseños de subsistema Ethernet 10GBASE-R examparchivos y puede generar estos diseños dinámicamente utilizando el editor de parámetros IP Intel FPGA Ethernet 10G MAC de baja latencia. Los diseños admiten simulación funcional y pruebas de hardware en kits de desarrollo Intel designados.
Figura 2. Esquema de sincronización y restablecimiento para Ethernet de baja latencia 10G MAC y PHY nativa del transceptor Intel Arria 10 en un ejemplo de diseño 10GBASE-Rejemplo
Figura 3. Esquema de sincronización y reinicio para Ethernet de baja latencia 10G MAC y PHY nativa del transceptor Intel Arria 10 en 10GBASE-R Design Examparchivo con registro Modo Habilitado
Información relacionada
Ethernet de baja latencia 10G MAC Intel Arria 10 FPGA IP Design ExampGuía del usuario
Proporciona información detallada sobre cómo crear instancias y parametrizar el diseño MAC ex.ampLes.
1.2. Ethernet de baja latencia 10G MAC y XAUI PHY Intel FPGA IP
XAUI PHY Intel FPGA IP proporciona un XGMII a Ethernet de baja latencia 10G MAC Intel FPGA IP e implementa cuatro carriles cada uno a 3.125 Gbps en la interfaz PMD.
XAUI PHY es una implementación de capa física específica del enlace Ethernet de 10 Gigabit definido en la especificación IEEE 802.3ae-2008.
Puede obtener el diseño de referencia para el subsistema de 10 GbE implementado utilizando Ethernet de baja latencia 10G MAC y XAUI PHY Intel FPGA IP en Design Store. El diseño admite simulación funcional y pruebas de hardware en el kit de desarrollo Intel designado.
Figura 4. Esquema de sincronización y reinicio para el diseño de referencia de Ethernet 10G MAC y XAUI PHY de baja latencia 
Información relacionada
- Arria 10 Ethernet de baja latencia 10G MAC y diseño de referencia XAUI PHY
Proporciona el files para el diseño de referencia. - AN 794: Arria 10 Ethernet de baja latencia 10G MAC y diseño de referencia XAUI PHY
1.3. Ethernet de baja latencia 10G MAC y 1G/10GbE y 10GBASEKR PHY Intel Arria 10 FPGA IP
El 1G/10GbE y 10GBASE-KR PHY Intel Arria 10 FPGA IP proporciona MII, GMII y XGMII a Ethernet 10G MAC Intel FPGA IP de baja latencia.
La FPGA IP Intel Arria 1 10G/10GbE y 10GBASE-KR PHY implementa una PHY serial de un solo canal de 10Mbps/100Mbps/1Gbps/10Gbps. Los diseños proporcionan una conexión directa a módulos enchufables SFP+ de doble velocidad de 1G/10GbE, dispositivos PHY externos de cobre de 10M–10GbE 10GBASE-T y 10M/100M/1G/10GbE 1000BASE-T o interfaces de chip a chip. Estos núcleos IP admiten velocidades de datos reconfigurables de 10 Mbps/100 Mbps/1 Gbps/10 Gbps.
Intel ofrece un diseño ex de velocidad dual 1G/10GbE y de múltiples velocidades 10Mb/100Mb/1Gb/10GbEamparchivos y puede generar estos diseños dinámicamente usando la Baja Latencia
Editor de parámetros IP Ethernet 10G MAC Intel FPGA. Los diseños admiten simulación funcional y pruebas de hardware en el kit de desarrollo Intel designado.
La implementación del subsistema Ethernet de varias velocidades utilizando el diseño IP FPGA Intel Arria 1 10G/10GbE o 10GBASE-KR PHY requiere restricciones SDC manuales para los relojes IP PHY internos y el manejo del cruce de dominios de reloj. Consulte altera_eth_top.sdc file en el diseño example para saber más sobre las restricciones SDC create_generated_clock, set_clock_groups y set_false_path requeridas.
Figura 5. Esquema de sincronización y reinicio para Ethernet 10G MAC de baja latencia e Intel Arria 10 1G/10GbE y 10GBASE-KR Design Examparchivo (modo 1G/10GbE)
Figura 6. Esquema de sincronización y reinicio para Ethernet 10G MAC de baja latencia e Intel Arria 10 1G/10GbE y 10GBASE-KR Design Examparchivo (modo 10Mb/100Mb/1Gb/10GbE)
Información relacionada
Ethernet de baja latencia 10G MAC Intel Arria 10 FPGA IP Design ExampGuía del usuario
Proporciona información detallada sobre cómo crear instancias y parametrizar el diseño MAC ex.ampLes.
1.4. Ethernet de baja latencia 10G MAC y 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IP
El IP FPGA Intel PHY Ethernet de velocidad múltiple 1G/2.5G/5G/10G para dispositivos Intel Arria 10 proporciona GMII y XGMII al IP FPGA Intel MAC Intel 10G Ethernet de baja latencia.
La PHY Intel FPGA IP Ethernet de velocidad múltiple 1G/2.5G/5G/10G para dispositivos Intel Arria 10 implementa una PHY serial de un solo canal 1G/2.5G/5G/10Gbps. El diseño proporciona una conexión directa a módulos enchufables SFP+ de doble velocidad de 1G/2.5 GbE, dispositivos PHY externos de cobre MGBASE-T y NBASE-T o interfaces de chip a chip. Estas IP admiten velocidades de datos reconfigurables de 1G/2.5G/5G/10Gbps.
Intel ofrece MGBASE-T de 1G/2.5GbE de doble velocidad, MGBASE-T de 1G/2.5G/10GbE de múltiples velocidades y MGBASE-T de 1G/2.5G/5G/10GbE de múltiples velocidades.amparchivos y puede generar estos diseños dinámicamente utilizando el editor de parámetros IP Intel FPGA Ethernet 10G MAC de baja latencia. Los diseños admiten simulación funcional y pruebas de hardware en el kit de desarrollo Intel designado.
Figura 7. Esquema de sincronización y restablecimiento para Ethernet de baja latencia 10G MAC y 1G/2.5G/5G/10G Ethernet de velocidad múltiple PHY Design Examparchivo (modo 1G/2.5G)
Para implementaciones de subsistemas Ethernet MBASE-T de 1G/2.5GbE y 1G/2.5G/10GbE que utilizan IP FPGA Intel PHY Ethernet de múltiples velocidades 1G/2.5G/5G/10G, Intel recomienda copiar el módulo de reconfiguración del transceptor (alt_mge_rcfg_a10. sv) provisto del diseño example. Este módulo reconfigura la velocidad del canal transceptor de 1G a 2.5G, o a 10G, y viceversa.
La implementación del subsistema Ethernet MBASE-T de 1G/2.5GbE y 1G/2.5G/10GbE de múltiples velocidades también requiere restricciones SDC manuales para los relojes IP PHY internos.
y manejo de cruce de dominios de reloj. Consulte altera_eth_top.sdc file en el diseño example para saber más sobre las restricciones SDC create_generated_clock, set_clock_groups y set_false_path requeridas.
Figura 8. Esquema de sincronización y restablecimiento para Ethernet de baja latencia 10G MAC y 1G/2.5G/5G/10G Ethernet de velocidad múltiple PHY Design Examparchivo (modo MBASE-T 1G/2.5G/10GbE) 
Figura 9. Esquema de sincronización y restablecimiento para Ethernet de baja latencia 10G MAC y 1G/2.5G/5G/10G Ethernet de velocidad múltiple PHY Design Examparchivo (modo NBASE-T 1G/2.5G/5G/10GbE)
Información relacionada
Ethernet de baja latencia 10G MAC Intel Arria 10 FPGA IP Design Example Guía del usuario Proporciona información detallada sobre cómo crear instancias y parametrizar el diseño MAC ex.ampLes.
1.5. Historial de revisión de documentos para AN 795: Directrices de implementación para el subsistema Ethernet 10G utilizando IP FPGA Intel 10G MAC de baja latencia en dispositivos Intel Arria 10
| Versión del documento | Cambios |
| 2020.10.28 | • Renombrado como Intel. • Se cambió el nombre del documento a AN 795: Implementación de pautas para el subsistema Ethernet 10G utilizando IP FPGA Intel 10G MAC de baja latencia en dispositivos Intel Arria 10. |
| Fecha | Versión | Cambios |
| 17 de febrero | 2017.02.01 | Lanzamiento inicial. |
AN 795: Directrices de implementación para el subsistema Ethernet 10G que utiliza baja
Latencia 10G MAC Intel® FPGA IP en dispositivos Intel® Arria® 10
Versión en línea
Enviar comentarios
Identificación: 683347
Versión: 2020.10.28
Documentos / Recursos
 |
Directrices de implementación Intel AN 795 para el subsistema Ethernet 10G que utiliza MAC 10G de baja latencia [pdf] Guía del usuario AN 795 Directrices de implementación para el subsistema Ethernet 10G que utiliza MAC 10G de baja latencia, AN 795, Directrices de implementación para el subsistema Ethernet 10G que utiliza MAC 10G de baja latencia, Subsistema Ethernet que utiliza MAC 10G de baja latencia, MAC 10G de baja latencia |
