AN 795 Implementeringsretningslinjer for 10G
Ethernet-undersystem, der bruger 10G MAC med lav latens
Brugervejledning
AN 795 Implementeringsretningslinjer for 10G Ethernet-undersystem, der bruger lav latens 10G MAC
AN 795: Implementering af retningslinjer for 10G Ethernet-undersystem, der bruger Low Latency 10G MAC Intel FPGA® IP i Intel ® Arria® 10-enheder
Implementering af retningslinjer for 10G Ethernet-undersystem, der bruger lav latens 10G MAC Intel ® FPGA IP i Intel ® Arria® 10-enheder
Retningslinjerne for implementering viser dig, hvordan du bruger Intels Low Latency 10G Media Access Controller (MAC) og PHY IP'er.
Figur 1. Intel® Arria® 10 Low Latency Ethernet 10G MAC-system
Tabel 1. Intel® Arria® 10 Low Latency Ethernet 10G MAC-design
Denne tabel viser alle Intel ® Arria® 10 designs til Low Latency Ethernet 10G MAC Intel FPGA IP.
| Design Eksample | MAC variant | PHY | Udviklingssæt |
| 10GBase-R Ethernet | 10G | Native PHY | Intel Arria 10 GX Transceiver SI |
| 10GBase-R Register Mode Ethernet |
10G | Native PHY | Intel Arria 10 GX Transceiver SI |
| XAUI Ethernet | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| 1G/10G Ethernet | 1G/10G | 1G/10GbE og 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 1G/10G Ethernet med 1588 | 1G/10G | 1G/10GbE og 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G Ethernet | 10M/100M/1G/10G | 1G/10GbE og 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G Ethernet med 1588 |
10M/100M/1G/10G | 1G/10GbE og 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 1G/2.5G Ethernet | 1G/2.5G | 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 1G/2.5G Ethernet med 1588 | 1G/2.5G | 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 1G/2.5G/10G Ethernet | 1G/2.5G/10G | 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
| 10G USXGMII Ethernet | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
Intel Arria 10 GX Transceiver SI |
Intel Corporation. Alle rettigheder forbeholdes. Intel, Intel-logoet og andre Intel-mærker er varemærker tilhørende Intel Corporation eller dets datterselskaber. Intel garanterer ydeevnen af sine FPGA- og halvlederprodukter i henhold til de aktuelle specifikationer i overensstemmelse med Intels standardgaranti, men forbeholder sig retten til at foretage ændringer af produkter og tjenester til enhver tid uden varsel. Intel påtager sig intet ansvar eller erstatningsansvar, der opstår som følge af applikationen eller brugen af nogen information, produkt eller service, der er beskrevet heri, undtagen som udtrykkeligt skriftligt aftalt af Intel. Intel-kunder rådes til at få den seneste version af enhedsspecifikationerne, før de stoler på nogen offentliggjort information, og før de afgiver ordrer på produkter eller tjenester.
*Andre navne og mærker kan hævdes at være andres ejendom.
1. Implementering af retningslinjer for 10G Ethernet-undersystem, der bruger lav latens 10G MAC Intel® FPGA IP i Intel® Arria® 10-enheder
683347 | 2020.10.28
Note:
Du kan få adgang til alle de angivne designs gennem Low Latency Ethernet 10G MAC Intel® FPGA IP-parametereditoren i Intel Quartus Prime-softwaren, undtagen XAUI Ethernet-referencedesignet. Du kan få XAUI Ethernet-referencedesignet fra Design Store.
Intel tilbyder separate MAC- og PHY-IP'er til 10M til 1G Multi-rate Ethernet-undersystemer for at sikre fleksibel implementering. Du kan instansiere Low Latency Ethernet 10G MAC Intel FPGA IP med 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE og 10GBASE-KR PHY eller XAUI PHY og Intel Arria 10 Transceiver Native PHY til imødekomme forskellige designkrav.
Relateret information
- Low Latency Ethernet 10G MAC Intel FPGA IP Brugervejledning
Giver detaljerede oplysninger om instansiering og parametrering af MAC IP. - Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Eksample Brugervejledning
Giver detaljerede oplysninger om instansiering og parametrisering af MAC-designet f.eksamples. - Intel Arria 10 Transceiver PHY brugervejledning
Giver detaljerede oplysninger om instansiering og parametrisering af PHY IP. - Low Latency Ethernet 10G MAC Debug Checkliste
- AN 699: Brug af Altera Ethernet Design Toolkit
Dette værktøjssæt hjælper dig med at konfigurere og køre Ethernet-referencedesign samt fejlfinde eventuelle Ethernet-relaterede problemer. - Fejltræanalyse for lav latens 10G MAC-datakorruptionsproblem
- Arria 10 Low Latency Ethernet 10G MAC og XAUI PHY referencedesign
Tilbyder files for referencedesignet.
1.1. Low Latency Ethernet 10G MAC og Intel Arria 10 Transceiver Native PHY Intel FPGA IP'er
Du kan konfigurere Intel Arria 10 Transceiver Native PHY Intel FPGA IP til at implementere 10GBASE-R PHY med det Ethernet-specifikke fysiske lag, der kører ved 10.3125 Gbps datahastighed som defineret i paragraf 49 i IEEE 802.3-2008-specifikationen.
Denne konfiguration giver en XGMII til Low Latency Ethernet 10G MAC Intel FPGA IP og implementerer en enkeltkanals 10.3 Gbps PHY, der giver en direkte forbindelse til et SFP+ optisk modul ved hjælp af SFI elektriske specifikationer.
Intel tilbyder to 10GBASE-R Ethernet-undersystemdesign f.eksamples, og du kan generere disse designs dynamisk ved hjælp af Low Latency Ethernet 10G MAC Intel FPGA IP-parametereditor. Designene understøtter funktionel simulering og hardwaretest på udpegede Intel-udviklingssæt.
Figur 2. Clocking and Reset Scheme for Low Latency Ethernet 10G MAC og Intel Arria 10 Transceiver Native PHY i 10GBASE-R Design Example
Figur 3. Clocking and Reset Scheme for Low Latency Ethernet 10G MAC og Intel Arria 10 Transceiver Native PHY i 10GBASE-R Design Ex.ample med Register Tilstand aktiveret
Relateret information
Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Eksample Brugervejledning
Giver detaljerede oplysninger om instansiering og parametrisering af MAC-designet f.eksamples.
1.2. Low Latency Ethernet 10G MAC og XAUI PHY Intel FPGA IP'er
XAUI PHY Intel FPGA IP giver en XGMII til Low Latency Ethernet 10G MAC Intel FPGA IP og implementerer fire baner hver på 3.125 Gbps ved PMD-grænsefladen.
XAUI PHY er en specifik fysisk lagimplementering af 10 Gigabit Ethernet-linket defineret i IEEE 802.3ae-2008-specifikationen.
Du kan få referencedesignet til 10GbE-undersystemet implementeret ved hjælp af Low Latency Ethernet 10G MAC og XAUI PHY Intel FPGA IP'er fra Design Store. Designet understøtter funktionel simulering og hardwaretest på det udpegede Intel-udviklingssæt.
Figur 4. Clocking and Reset Scheme for Low Latency Ethernet 10G MAC og XAUI PHY Reference Design 
Relateret information
- Arria 10 Low Latency Ethernet 10G MAC og XAUI PHY referencedesign
Tilbyder files for referencedesignet. - AN 794: Arria 10 Low Latency Ethernet 10G MAC og XAUI PHY referencedesign
1.3. Low Latency Ethernet 10G MAC og 1G/10GbE og 10GBASEKR PHY Intel Arria 10 FPGA IP'er
1G/10GbE og 10GBASE-KR PHY Intel Arria 10 FPGA IP leverer MII, GMII og XGMII til Low Latency Ethernet 10G MAC Intel FPGA IP.
1G/10GbE og 10GBASE-KR PHY Intel Arria 10 FPGA IP implementerer en enkeltkanals 10Mbps/100Mbps/1Gbps/10Gbps seriel PHY. Designene giver en direkte forbindelse til 1G/10GbE dobbelthastigheds SFP+ pluggbare moduler, 10M–10GbE 10GBASE-T og 10M/100M/1G/10GbE 1000BASE-T kobber eksterne PHY-enheder eller chip-til-chip-grænseflader. Disse IP-kerner understøtter rekonfigurerbare 10Mbps/100Mbps/1Gbps/10Gbps datahastigheder.
Intel tilbyder dual-speed 1G/10GbE og multi-speed 10Mb/100Mb/1Gb/10GbE design f.eks.amples, og du kan generere disse designs dynamisk ved hjælp af Low Latency
Ethernet 10G MAC Intel FPGA IP parameter editor. Designene understøtter funktionel simulering og hardwaretest på det udpegede Intel-udviklingssæt.
Multi-speed Ethernet-undersystemimplementeringen ved hjælp af 1G/10GbE eller 10GBASE-KR PHY Intel Arria 10 FPGA IP-design kræver manuelle SDC-begrænsninger for de interne PHY IP-ure og håndtering af clock-domænekrydsning. Se altera_eth_top.sdc file i designet examplæs mere om de nødvendige create_generated_clock, set_clock_groups og set_false_path SDC-begrænsninger.
Figur 5. Clocking and Reset Scheme for Low Latency Ethernet 10G MAC og Intel Arria 10 1G/10GbE og 10GBASE-KR Design Example (1G/10GbE-tilstand)
Figur 6. Clocking and Reset Scheme for Low Latency Ethernet 10G MAC og Intel Arria 10 1G/10GbE og 10GBASE-KR Design Example (10Mb/100Mb/1Gb/10GbE-tilstand)
Relateret information
Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Eksample Brugervejledning
Giver detaljerede oplysninger om instansiering og parametrisering af MAC-designet f.eksamples.
1.4. Low Latency Ethernet 10G MAC og 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IP'er
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP til Intel Arria 10-enheder giver GMII og XGMII til Low Latency Ethernet 10G MAC Intel FPGA IP.
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP til Intel Arria 10-enheder implementerer en enkeltkanals 1G/2.5G/5G/10Gbps seriel PHY. Designet giver en direkte forbindelse til 1G/2.5GbE dual speed SFP+ pluggbare moduler, MGBASE-T og NBASE-T kobber eksterne PHY-enheder eller chip-til-chip-grænseflader. Disse IP'er understøtter rekonfigurerbare 1G/2.5G/5G/10Gbps datahastigheder.
Intel tilbyder dual-speed 1G/2.5GbE, multi-speed 1G/2.5G/10GbE MGBASE-T og multispeed 1G/2.5G/5G/10GbE MGBASE-T design f.eks.amples, og du kan generere disse designs dynamisk ved hjælp af Low Latency Ethernet 10G MAC Intel FPGA IP-parametereditor. Designene understøtter funktionel simulering og hardwaretest på det udpegede Intel-udviklingssæt.
Figur 7. Clocking and Reset Scheme for Low Latency Ethernet 10G MAC og 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Ex.ample (1G/2.5G-tilstand)
For multi-speed 1G/2.5GbE og 1G/2.5G/10GbE MBASE-T Ethernet-undersystemimplementeringer, der bruger 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP, anbefaler Intel, at du kopierer transceiver-rekonfigurationsmodulet (alt_mge_rcfg_a10. sv) forsynet med designet example. Dette modul omkonfigurerer transceiverens kanalhastighed fra 1G til 2.5G eller til 10G og omvendt.
Multi-speed 1G/2.5GbE og 1G/2.5G/10GbE MBASE-T Ethernet-undersystemimplementeringen kræver også manuelle SDC-begrænsninger for de interne PHY IP-ure
og håndtering af urdomænekrydsning. Se altera_eth_top.sdc file i designet examplæs mere om de nødvendige create_generated_clock, set_clock_groups og set_false_path SDC-begrænsninger.
Figur 8. Clocking and Reset Scheme for Low Latency Ethernet 10G MAC og 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Ex.ample (1G/2.5G/10GbE MBASE-T-tilstand) 
Figur 9. Clocking and Reset Scheme for Low Latency Ethernet 10G MAC og 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Ex.ample (1G/2.5G/5G/10GbE NBASE-T-tilstand)
Relateret information
Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Eksample Brugervejledning Giver detaljerede oplysninger om instansiering og parametrering af MAC-designet f.eksamples.
1.5. Dokumentrevisionshistorik for AN 795: Implementering af retningslinjer for 10G Ethernet-undersystem ved brug af 10G MAC med lav latenstid Intel FPGA IP i Intel Arria 10-enheder
| Dokumentversion | Ændringer |
| 2020.10.28 | • Omdannede til Intel. • Omdøbte dokumentet til AN 795: Implementing Guidelines for 10G Ethernet Subsystem Using Low Latency 10G MAC Intel FPGA IP in Intel Arria 10 Devices. |
| Dato | Version | Ændringer |
| februar-17 | 2017.02.01 | Første udgivelse. |
AN 795: Implementering af retningslinjer for 10G Ethernet-undersystem ved brug af lav
Latency 10G MAC Intel ® FPGA IP i Intel® Arria® 10-enheder
Online Version
Send feedback
ID: 683347
Version: 2020.10.28
Dokumenter/ressourcer
 |
Intel AN 795 Implementeringsretningslinjer for 10G Ethernet-undersystem, der bruger 10G MAC med lav latens [pdfBrugervejledning AN 795 implementeringsretningslinjer for 10G Ethernet-undersystem, der bruger lav latens 10G MAC, AN 795, implementeringsvejledninger for 10G Ethernet-undersystem, der bruger lav latens 10G MAC, Ethernet-undersystem, der bruger lav latens 10G MAC, lav latens 10G MAC |
