دستورالعمل های اجرایی AN 795 برای 10G
زیرسیستم اترنت با استفاده از MAC 10G با تاخیر کم
راهنمای کاربر

دستورالعمل‌های پیاده‌سازی AN 795 برای زیرسیستم اترنت 10G با استفاده از MAC 10G با تأخیر کم

AN 795: دستورالعمل‌های پیاده‌سازی برای زیرسیستم اترنت 10G با استفاده از IP MAC Intel FPGA® 10G با تأخیر کم در دستگاه‌های Intel® Arria® 10

دستورالعمل‌های پیاده‌سازی برای زیرسیستم اترنت 10G با استفاده از IP 10G MAC Intel® FPGA با تأخیر کم در دستگاه‌های Intel® Arria® 10

دستورالعمل های پیاده سازی به شما نشان می دهد که چگونه از کنترلر دسترسی رسانه ای 10G (MAC) و IP های PHY اینتل با تاخیر کم استفاده کنید.
شکل 1. سیستم MAC اترنت 10G با تأخیر کم Intel® Arria® 10

جدول 1. طراحی های MAC اترنت 10G با تأخیر کم Intel® Arria® 10
این جدول تمام طرح‌های Intel® Arria® 10 را برای IP Ethernet 10G MAC Intel FPGA با تأخیر کم فهرست می‌کند.

طراحی پیشینample	نوع MAC	PHY	کیت توسعه
اترنت 10GBase-R	10G	PHY بومی	اینتل Arria 10 GX Transceiver SI
حالت ثبت 10GBase-R اترنت	10G	PHY بومی	اینتل Arria 10 GX Transceiver SI
اترنت XAUI	10G	XAUI PHY	Intel Arria 10 GX FPGA
اترنت 1G/10G	1G/10G	1G/10GbE و 10GBASE-KR PHY	اینتل Arria 10 GX Transceiver SI
اترنت 1G/10G با 1588	1G/10G	1G/10GbE و 10GBASE-KR PHY	اینتل Arria 10 GX Transceiver SI
اترنت 10M/100M/1G/10G	10M/100M/1G/10G	1G/10GbE و 10GBASE-KR PHY	اینتل Arria 10 GX Transceiver SI
اترنت 10M/100M/1G/10G با 1588	10M/100M/1G/10G	1G/10GbE و 10GBASE-KR PHY	اینتل Arria 10 GX Transceiver SI
اترنت 1G/2.5G	1G/2.5G	1G/2.5G/5G/10G اترنت چند نرخی PHY	اینتل Arria 10 GX Transceiver SI
اترنت 1G/2.5G با 1588	1G/2.5G	1G/2.5G/5G/10G اترنت چند نرخی PHY	اینتل Arria 10 GX Transceiver SI
اترنت 1G/2.5G/10G	1G/2.5G/10G	1G/2.5G/5G/10G اترنت چند نرخی PHY	اینتل Arria 10 GX Transceiver SI
اترنت 10G USXGMII	1G/2.5G/5G/10G (USXGMII)	1G/2.5G/5G/10G اترنت چند نرخی PHY	اینتل Arria 10 GX Transceiver SI

شرکت اینتل تمامی حقوق محفوظ است. اینتل، لوگوی اینتل و سایر علائم اینتل علائم تجاری Intel Corporation یا شرکت های تابعه آن هستند. اینتل عملکرد FPGA و محصولات نیمه هادی خود را با مشخصات فعلی مطابق با ضمانت استاندارد اینتل تضمین می کند، اما این حق را برای خود محفوظ می دارد که در هر زمان و بدون اطلاع قبلی، هر محصول و خدماتی را تغییر دهد. اینتل هیچ مسئولیت یا مسئولیتی را که ناشی از کاربرد یا استفاده از هر گونه اطلاعات، محصول یا خدماتی است که در اینجا توضیح داده شده است، ندارد، مگر اینکه صراحتاً توسط اینتل به صورت کتبی با آن موافقت شده باشد. به مشتریان اینتل توصیه می شود قبل از تکیه بر اطلاعات منتشر شده و قبل از سفارش محصولات یا خدمات، آخرین نسخه مشخصات دستگاه را دریافت کنند.
*اسامی و برندهای دیگر ممکن است به عنوان دارایی دیگران ادعا شود.
1. دستورالعمل‌های پیاده‌سازی برای زیرسیستم اترنت 10G با استفاده از IP 10G MAC Intel® FPGA با تأخیر کم در دستگاه‌های Intel® Arria® 10
683347 | 2020.10.28
توجه:
می‌توانید از طریق ویرایشگر پارامتر IP Ethernet 10G MAC Intel® FPGA در نرم‌افزار Intel Quartus Prime به تمام طرح‌های فهرست‌شده دسترسی داشته باشید، به جز طرح مرجع XAUI Ethernet. می توانید طرح مرجع XAUI Ethernet را از فروشگاه طراحی دریافت کنید.
اینتل برای اطمینان از پیاده سازی انعطاف پذیر، IP های MAC و PHY جداگانه را برای زیرسیستم های اترنت چند نرخی 10M تا 1G ارائه می دهد. می‌توانید IP Ethernet 10G MAC Intel FPGA با تأخیر کم را با اترنت چند نرخی 1G/2.5G/5G/10G PHY، Intel Arria 10 1G/10GbE و 10GBASE-KR PHY یا XAUI PHY و Intel Arria NPHY 10 Transce نمونه‌سازی کنید. نیازهای طراحی مختلف را برآورده می کند.
اطلاعات مرتبط

• راهنمای کاربر Ethernet 10G MAC Intel FPGA IP با تأخیر کم
  اطلاعات دقیقی در مورد نمونه سازی و پارامترسازی MAC IP ارائه می دهد.
• اترنت کم تاخیر 10G MAC Intel Arria 10 FPGA IP Design Exampراهنمای کاربر
  اطلاعات دقیقی در مورد نمونه سازی و پارامترسازی طراحی MAC سابق ارائه می دهدamples
• راهنمای کاربر اینتل Arria 10 Transceiver PHY
  اطلاعات دقیقی در مورد نمونه سازی و پارامترسازی IP PHY ارائه می دهد.
• چک لیست اشکال زدایی MAC اترنت 10G با تأخیر کم
• AN 699: با استفاده از جعبه ابزار طراحی اترنت Altera
  این جعبه ابزار به شما کمک می کند تا طرح های مرجع اترنت را پیکربندی و اجرا کنید و همچنین مشکلات مربوط به اترنت را رفع اشکال کنید.
• تجزیه و تحلیل درخت خطا برای مشکل خرابی داده های MAC 10G با تاخیر کم
• Arria 10 اترنت کم تاخیر 10G MAC و طراحی مرجع XAUI PHY
  فراهم می کند files برای طراحی مرجع.

1.1. اترنت با تأخیر کم MAC 10G و فرستنده و گیرنده Intel Arria 10 IPهای بومی PHY Intel FPGA
می‌توانید فرستنده و گیرنده Intel Arria 10 Native PHY Intel FPGA IP را برای پیاده‌سازی PHY 10GBASE-R با لایه فیزیکی خاص اترنت که با سرعت داده 10.3125 گیگابیت بر ثانیه اجرا می‌شود، پیکربندی کنید، همانطور که در بند 49 از مشخصات IEEE 802.3-2008 تعریف شده است.
این پیکربندی یک IP XGMII به اترنت با تأخیر پایین 10G MAC Intel FPGA را ارائه می‌کند و یک PHY تک کاناله 10.3 گیگابیت بر ثانیه را پیاده‌سازی می‌کند که با استفاده از مشخصات الکتریکی SFI، اتصال مستقیم به یک ماژول نوری +SFP را فراهم می‌کند.
اینتل دو زیرسیستم طراحی اترنت 10GBASE-R را ارائه می دهدamples و شما می توانید این طرح ها را به صورت پویا با استفاده از ویرایشگر پارامتر IP Ethernet 10G MAC Intel FPGA ایجاد کنید. این طرح‌ها از شبیه‌سازی عملکردی و تست سخت‌افزار بر روی کیت‌های توسعه‌دهنده اینتل پشتیبانی می‌کنند.
شکل 2. طرح کلاک و بازنشانی برای اترنت با تأخیر کم 10G MAC و فرستنده گیرنده آریا 10 اینتل Native PHY در آزمون طراحی 10GBASE-Rmple

شکل 3. طرح کلاک و بازنشانی برای اترنت با تأخیر کم 10G MAC و فرستنده گیرنده آریا 10 اینتل Native PHY در طراحی 10GBASE-R سابقampبا ثبت نام حالت فعال شد 

اطلاعات مرتبط
اترنت کم تاخیر 10G MAC Intel Arria 10 FPGA IP Design Exampراهنمای کاربر
اطلاعات دقیقی در مورد نمونه سازی و پارامترسازی طراحی MAC سابق ارائه می دهدamples
1.2. IPهای MAC 10G اترنت کم و XAUI PHY اینتل FPGA
IP XAUI PHY Intel FPGA IP XGMII به اترنت کم تأخیر 10G MAC Intel FPGA IP ارائه می کند و چهار خط هر کدام با سرعت 3.125 گیگابیت بر ثانیه را در رابط PMD پیاده سازی می کند.
XAUI PHY یک لایه فیزیکی خاص از پیوند اترنت 10 گیگابیتی است که در مشخصات IEEE 802.3ae-2008 تعریف شده است.
می‌توانید طراحی مرجع برای زیرسیستم 10GbE پیاده‌سازی شده با استفاده از IPهای MAC اترنت 10G با تأخیر پایین و IPهای FPGA XAUI PHY Intel را از Design Store دریافت کنید. این طرح از شبیه سازی عملکردی و تست سخت افزار در کیت توسعه اختصاصی اینتل پشتیبانی می کند.
شکل 4. طرح زمان بندی و تنظیم مجدد برای طراحی مرجع اترنت 10G با تأخیر کم و طراحی مرجع XAUI PHY

اطلاعات مرتبط

• Arria 10 اترنت کم تاخیر 10G MAC و طراحی مرجع XAUI PHY
  فراهم می کند files برای طراحی مرجع.
• AN 794: Arria 10 Low Latency Ethernet 10G MAC and XAUI PHY Reference Design

1.3. اترنت کم تاخیر 10G MAC و 1G/10GbE و 10GBASEKR PHY Intel Arria 10 IPGA FPGA
IP 1G/10GbE و 10GBASE-KR PHY Intel Arria 10 FPGA IP MII، GMII و XGMII را به IP Ethernet 10G MAC Intel FPGA با تأخیر کم ارائه می دهد.
IP 1G/10GbE و 10GBASE-KR PHY Intel Arria 10 FPGA IP سریال PHY تک کاناله 10Mbps/100Mbps/1Gbps/10Gbps را اجرا می کند. این طرح‌ها اتصال مستقیم به ماژول‌های قابل اتصال SFP+ سرعت دوگانه 1G/10GbE، دستگاه‌های PHY مسی خارجی 10M–10GbE 10GBASE-T و 10M/100M/1G/10GbE 1000BASE-T یا رابط‌های چیپ به تراشه را فراهم می‌کنند. این هسته‌های IP از نرخ داده‌های 10 مگابیت بر ثانیه/100 مگابیت در ثانیه/1 گیگابیت بر ثانیه/10 گیگابیت در ثانیه قابل تنظیم مجدد پشتیبانی می‌کنند.
اینتل طراحی دو سرعته 1G/10GbE و چند سرعته 10Mb/100Mb/1Gb/10GbE را ارائه می دهد.amples و شما می توانید این طرح ها را به صورت پویا با استفاده از Low Latency ایجاد کنید
ویرایشگر پارامتر Ethernet 10G MAC Intel FPGA IP. این طرح‌ها از شبیه‌سازی عملکردی و تست سخت‌افزار روی کیت توسعه اینتل پشتیبانی می‌کنند.
اجرای زیرسیستم اترنت چند سرعته با استفاده از طراحی IP 1G/10GbE یا 10GBASE-KR PHY Intel Arria 10 FPGA نیازمند محدودیت های دستی SDC برای ساعت های IP داخلی PHY و مدیریت تقاطع دامنه ساعت است. به altera_eth_top.sdc مراجعه کنید file در طراحی سابقampبرای کسب اطلاعات بیشتر در مورد محدودیت های create_generated_clock، set_clock_groups و set_false_path SDC بیشتر بدانید.
شکل 5. طرح کلاک و بازنشانی برای اترنت کم تاخیر 10G MAC و Intel Arria 10 1G/10GbE و 10GBASE-KR Design Example (حالت 1G/10GbE)

شکل 6. طرح کلاک و بازنشانی برای اترنت کم تاخیر 10G MAC و Intel Arria 10 1G/10GbE و 10GBASE-KR Design Example (حالت 10Mb/100Mb/1Gb/10GbE)

اطلاعات مرتبط
اترنت کم تاخیر 10G MAC Intel Arria 10 FPGA IP Design Exampراهنمای کاربر
اطلاعات دقیقی در مورد نمونه سازی و پارامترسازی طراحی MAC سابق ارائه می دهدamples
1.4. اترنت کم تاخیر 10G MAC و 1G/2.5G/5G/10G اترنت چند نرخی PHY Intel FPGA IP
1G/2.5G/5G/10G چند نرخی اترنت PHY Intel FPGA IP برای دستگاه های Intel Arria 10 GMII و XGMII را به IP Ethernet 10G MAC Intel FPGA با تأخیر کم ارائه می دهد.
1G/2.5G/5G/10G اترنت چند نرخی PHY Intel FPGA IP برای دستگاه های Intel Arria 10 یک سریال PHY تک کاناله 1G/2.5G/5G/10Gbps را پیاده سازی می کند. این طراحی اتصال مستقیم به ماژول‌های قابل اتصال SFP+ سرعت دوگانه 1G/2.5GbE، دستگاه‌های PHY خارجی مسی MGBASE-T و NBASE-T یا رابط‌های چیپ به تراشه را فراهم می‌کند. این IP ها از نرخ داده 1G/2.5G/5G/10Gbps قابل تنظیم مجدد پشتیبانی می کنند.
اینتل سرعت دوگانه 1G/2.5GbE، چند سرعته 1G/2.5G/10GbE MGBASE-T، و چند سرعته 1G/2.5G/5G/10GbE MGBASE-T طراحی سابق را ارائه می کند.amples و شما می توانید این طرح ها را به صورت پویا با استفاده از ویرایشگر پارامتر IP Ethernet 10G MAC Intel FPGA ایجاد کنید. این طرح‌ها از شبیه‌سازی عملکردی و تست سخت‌افزار روی کیت توسعه اینتل پشتیبانی می‌کنند.
شکل 7. طرح کلاک و بازنشانی برای اترنت کم تاخیر 10G MAC و 1G/ 2.5G/5G/10G اترنت چند نرخی PHY Design Example (حالت 1G/2.5G)

برای پیاده‌سازی زیرسیستم اترنت MBASE-T چند سرعته 1G/2.5GbE و 1G/2.5G/10GbE با استفاده از 1G/2.5G/5G/10G چند نرخی اترنت PHY Intel FPGA IP، اینتل توصیه می‌کند که ماژول پیکربندی مجدد فرستنده گیرنده را کپی کنید (alt. sv) با طرح قبلی ارائه شده استampله این ماژول سرعت کانال فرستنده گیرنده را از 1G به 2.5G یا به 10G و بالعکس پیکربندی مجدد می کند.
پیاده‌سازی زیرسیستم اترنت MBASE-T چند سرعته 1G/2.5GbE و 1G/2.5G/10GbE همچنین به محدودیت‌های دستی SDC برای ساعت‌های IP داخلی PHY نیاز دارد.
و مدیریت تقاطع دامنه ساعت. به altera_eth_top.sdc مراجعه کنید file در طراحی سابقampبرای کسب اطلاعات بیشتر در مورد محدودیت های create_generated_clock، set_clock_groups و set_false_path SDC بیشتر بدانید.
شکل 8. طرح کلاک و بازنشانی برای اترنت کم تاخیر 10G MAC و 1G/ 2.5G/5G/10G اترنت چند نرخی PHY Design Example (حالت MBASE-T 1G/2.5G/10GbE) شکل 9. طرح کلاک و بازنشانی برای اترنت کم تاخیر 10G MAC و 1G/2.5G/5G/10G اترنت چند نرخی PHY Design Example (حالت NBASE-T 1G/2.5G/5G/10GbE)

اطلاعات مرتبط
اترنت کم تاخیر 10G MAC Intel Arria 10 FPGA IP Design Exampراهنمای کاربر اطلاعات دقیقی را در مورد نمونه سازی و پارامترسازی طراحی MAC ارائه می دهدamples
1.5. تاریخچه ویرایش سند برای AN 795: دستورالعمل‌های پیاده‌سازی برای زیرسیستم اترنت 10G با استفاده از IP 10G MAC Intel FPGA با تأخیر کم در دستگاه‌های Intel Arria 10

نسخه سند	تغییرات
2020.10.28	• به اینتل تغییر نام داد. • تغییر نام سند به AN 795: دستورالعمل‌های پیاده‌سازی برای زیرسیستم اترنت 10G با استفاده از IP 10G MAC Intel FPGA با تأخیر کم در دستگاه‌های Intel Arria 10.

تاریخ	نسخه	تغییرات
فوریه-17	2017.02.01	انتشار اولیه

AN 795: دستورالعمل های پیاده سازی برای زیرسیستم اترنت 10G با استفاده از Low
تأخیر 10G MAC Intel® FPGA IP در دستگاه های Intel® Arria® 10

نسخه آنلاین
ارسال بازخورد
شناسه: 683347
نسخه: 2020.10.28

اسناد / منابع

دستورالعمل‌های پیاده‌سازی اینتل AN 795 برای زیرسیستم اترنت 10G با استفاده از MAC 10G با تاخیر کم [pdfراهنمای کاربر دستورالعمل‌های پیاده‌سازی AN 795 برای زیرسیستم اترنت 10G با استفاده از تأخیر کم 10G MAC، AN 795، دستورالعمل‌های پیاده‌سازی برای زیرسیستم اترنت 10G با استفاده از تأخیر کم 10G MAC، زیرسیستم اترنت با استفاده از تأخیر کم 10G MAC، تأخیر کم MAC10

مراجع

• راهنمای کاربر