AN 795 Інструкції щодо впровадження 10G
Підсистема Ethernet, що використовує низьку затримку 10G MAC
Посібник користувача

AN 795 Implementing Guidelines for 10G Ethernet Subsystem Using Low Latency 10G MAC

AN 795: Реалізація вказівок для підсистеми 10G Ethernet з використанням низької затримки 10G MAC Intel FPGA® IP у пристроях Intel® Arria® 10

Впровадження вказівок для підсистеми 10G Ethernet з використанням низької затримки 10G MAC Intel® FPGA IP у пристроях Intel® Arria® 10

Інструкції щодо впровадження показують, як використовувати контролер доступу до медіа з низькою затримкою 10G (MAC) і PHY IP від ​​Intel.
Рисунок 1. Система Intel® Arria® 10 з низькою затримкою Ethernet 10G MAC

Таблиця 1. Intel® Arria® 10 Low Latency Ethernet 10G MAC Designs
У цій таблиці перераховано всі конструкції Intel® Arria® 10 для Ethernet 10G MAC з низькою затримкою Intel FPGA IP.

Дизайн Прample	Варіант MAC	ФІЗ	Набір для розробки
10GBase-R Ethernet	10G	Рідний PHY	Трансивер Intel Arria 10 GX SI
Режим реєстрації 10GBase-R Ethernet	10G	Рідний PHY	Трансивер Intel Arria 10 GX SI
XAUI Ethernet	10G	XAUI PHY	Intel Arria 10 GX FPGA
1G/10G Ethernet	1G/10G	1G/10GbE та 10GBASE-KR PHY	Трансивер Intel Arria 10 GX SI
1G/10G Ethernet з 1588	1G/10G	1G/10GbE та 10GBASE-KR PHY	Трансивер Intel Arria 10 GX SI
10M/100M/1G/10G Ethernet	10M/100M/1G/10G	1G/10GbE та 10GBASE-KR PHY	Трансивер Intel Arria 10 GX SI
10M/100M/1G/10G Ethernet з 1588	10M/100M/1G/10G	1G/10GbE та 10GBASE-KR PHY	Трансивер Intel Arria 10 GX SI
1G/2.5G Ethernet	1G/2.5G	1G/2.5G/5G/10G Багатошвидкісний Ethernet PHY	Трансивер Intel Arria 10 GX SI
1G/2.5G Ethernet з 1588	1G/2.5G	1G/2.5G/5G/10G Багатошвидкісний Ethernet PHY	Трансивер Intel Arria 10 GX SI
1G/2.5G/10G Ethernet	1G/2.5G/10G	1G/2.5G/5G/10G Багатошвидкісний Ethernet PHY	Трансивер Intel Arria 10 GX SI
10G USXGMII Ethernet	1G/2.5G/5G/10G (USXGMII)	1G/2.5G/5G/10G Багатошвидкісний Ethernet PHY	Трансивер Intel Arria 10 GX SI

Корпорація Intel. Всі права захищені. Intel, логотип Intel та інші знаки Intel є товарними знаками корпорації Intel або її дочірніх компаній. Intel гарантує роботу своїх FPGA та напівпровідникових продуктів відповідно до поточних специфікацій відповідно до стандартної гарантії Intel, але залишає за собою право вносити зміни в будь-які продукти та послуги в будь-який час без попередження. Корпорація Intel не бере на себе жодної відповідальності чи зобов’язань, що виникають у зв’язку із застосуванням або використанням будь-якої інформації, продукту чи послуги, описаних тут, за винятком випадків, чітко наданих Intel у письмовій формі. Клієнтам Intel рекомендується отримати останню версію специфікацій пристрою, перш ніж покладатися на будь-яку опубліковану інформацію та перед тим, як розміщувати замовлення на продукти чи послуги.
*Інші назви та бренди можуть бути власністю інших осіб.
1. Впровадження вказівок для підсистеми 10G Ethernet з використанням низької затримки 10G MAC Intel® FPGA IP у пристроях Intel® Arria® 10
683347 | 2020.10.28
Примітка:
Ви можете отримати доступ до всіх перелічених конструкцій через редактор параметрів IP з низькою затримкою Ethernet 10G MAC Intel® FPGA у програмному забезпеченні Intel Quartus Prime, за винятком еталонної конструкції XAUI Ethernet. Ви можете отримати еталонний дизайн XAUI Ethernet у Design Store.
Intel пропонує окремі IP-адреси MAC і PHY для багатошвидкісних підсистем Ethernet від 10M до 1G, щоб забезпечити гнучке впровадження. Ви можете створити екземпляр Ethernet 10G MAC із низькою затримкою Intel FPGA IP за допомогою 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE та 10GBASE-KR PHY, або XAUI PHY та Intel Arria 10 Transeceiver Native PHY, щоб задовольняють різні вимоги до дизайну.
Пов'язана інформація

• Low Latency Ethernet 10G MAC Intel FPGA IP Посібник користувача
  Надає детальну інформацію про створення екземпляра та параметризацію MAC IP.
• Низька затримка Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Посібник користувача
  Надає детальну інформацію про створення екземплярів і параметризацію дизайну MACampлес.
• Посібник користувача трансивера Intel Arria 10 PHY
  Надає детальну інформацію про створення екземпляра та параметризацію PHY IP.
• Контрольний список налагодження Ethernet 10G MAC з низькою затримкою
• AN 699: Використання Altera Ethernet Design Toolkit
  Цей набір інструментів допоможе вам налаштувати та запустити еталонні проекти Ethernet, а також усунути будь-які проблеми, пов’язані з Ethernet.
• Аналіз дерева помилок для проблеми пошкодження даних 10G MAC з низькою затримкою
• Arria 10 Low Latency Ethernet 10G MAC і еталонний дизайн XAUI PHY
  Забезпечує files для еталонного дизайну.

1.1. Низька затримка Ethernet 10G MAC і приймач Intel Arria 10 Власний PHY Intel FPGA IP
Ви можете налаштувати Intel Arria 10 Transeiver Native PHY Intel FPGA IP для реалізації 10GBASE-R PHY з конкретним фізичним рівнем Ethernet, що працює зі швидкістю передачі даних 10.3125 Гбіт/с, як визначено в пункті 49 специфікації IEEE 802.3-2008.
Ця конфігурація забезпечує від XGMII до Ethernet з низькою затримкою 10G MAC Intel FPGA IP і реалізує одноканальний PHY 10.3 Гбіт/с, що забезпечує пряме підключення до оптичного модуля SFP+ за допомогою електричної специфікації SFI.
Intel пропонує дві підсистеми Ethernet 10GBASE-Rampфайли, і ви можете генерувати ці проекти динамічно за допомогою редактора параметрів IP з низькою затримкою Ethernet 10G MAC Intel FPGA. Конструкції підтримують функціональне моделювання та тестування апаратного забезпечення на призначених для розробки наборах Intel.
Малюнок 2. Схема синхронізації та скидання для Ethernet 10G MAC із низькою затримкою та внутрішнього PHY трансивера Intel Arria 10 у 10GBASE-R Design Example

Малюнок 3. Схема синхронізації та скидання для Ethernet 10G MAC із низькою затримкою та внутрішнього PHY трансивера Intel Arria 10 у дизайні 10GBASE-R Exampза допомогою Реєстру Режим увімкнено 

Пов'язана інформація
Низька затримка Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Посібник користувача
Надає детальну інформацію про створення екземплярів і параметризацію дизайну MACampлес.
1.2. IP-адреси Ethernet 10G MAC і XAUI PHY Intel FPGA з низькою затримкою
XAUI PHY Intel FPGA IP забезпечує від XGMII до Ethernet з низькою затримкою 10G MAC Intel FPGA IP і реалізує чотири смуги кожна зі швидкістю 3.125 Гбіт/с на інтерфейсі PMD.
XAUI PHY — це реалізація спеціального фізичного рівня каналу 10 Gigabit Ethernet, визначеного в специфікації IEEE 802.3ae-2008.
Ви можете отримати еталонний проект для підсистеми 10GbE, реалізованої за допомогою Ethernet 10G MAC із низькою затримкою та IP-адреси XAUI PHY Intel FPGA, у Design Store. Конструкція підтримує функціональне моделювання та тестування апаратного забезпечення на спеціальному наборі для розробки Intel.
Рисунок 4. Схема синхронізації та скидання для еталонного дизайну Ethernet 10G MAC і XAUI PHY з низькою затримкою

Пов'язана інформація

• Arria 10 Low Latency Ethernet 10G MAC і еталонний дизайн XAUI PHY
  Забезпечує files для еталонного дизайну.
• AN 794: Arria 10 Low Latency Ethernet 10G MAC і XAUI PHY еталонний дизайн

1.3. Ethernet з низькою затримкою 10G MAC і 1G/10GbE і 10GBASEKR PHY Intel Arria 10 FPGA IP
1G/10GbE та 10GBASE-KR PHY Intel Arria 10 FPGA IP забезпечують MII, GMII та XGMII до Ethernet з низькою затримкою 10G MAC Intel FPGA IP.
1G/10GbE і 10GBASE-KR PHY Intel Arria 10 FPGA IP реалізують одноканальний послідовний PHY 10 Мбіт/с/100 Мбіт/с/1 Гбіт/с/10 Гбіт/с. Конструкції забезпечують пряме підключення до двошвидкісних модулів SFP+ 1G/10GbE, мідних зовнішніх PHY-пристроїв 10M–10GbE 10GBASE-T і 10M/100M/1G/10GbE 1000BASE-T або інтерфейсів між мікросхемами. Ці IP-ядра підтримують перенастроювану швидкість передачі даних 10 Мбіт/с/100 Мбіт/с/1 Гбіт/с/10 Гбіт/с.
Intel пропонує двошвидкісний 1G/10GbE та багатошвидкісний 10Mb/100Mb/1Gb/10GbE дизайн exampфайли, і ви можете генерувати ці проекти динамічно за допомогою Low Latency
Ethernet 10G MAC Intel FPGA IP-редактор параметрів. Конструкції підтримують функціональне моделювання та тестування апаратного забезпечення на призначеному наборі для розробки Intel.
Реалізація багатошвидкісної підсистеми Ethernet із використанням 1G/10GbE або 10GBASE-KR PHY Intel Arria 10 FPGA IP вимагає встановлення обмежень SDC вручну для внутрішніх годинників PHY IP і обробки перетину домену синхронізації. Зверніться до altera_eth_top.sdc file в дизайні прampщоб дізнатися більше про необхідні обмеження create_generated_clock, set_clock_groups і set_false_path SDC.
Рисунок 5. Схема синхронізації та скидання для Ethernet 10G MAC із низькою затримкою та Intel Arria 10 1G/10GbE та 10GBASE-KR Design Example (режим 1G/10GbE)

Рисунок 6. Схема синхронізації та скидання для Ethernet 10G MAC із низькою затримкою та Intel Arria 10 1G/10GbE та 10GBASE-KR Design Example (режим 10 МБ/100 МБ/1 ГБ/10 GbE)

Пов'язана інформація
Низька затримка Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Посібник користувача
Надає детальну інформацію про створення екземплярів і параметризацію дизайну MACampлес.
1.4. Ethernet з низькою затримкою 10G MAC і 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IP
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP для пристроїв Intel Arria 10 забезпечує GMII та XGMII для Ethernet 10G MAC Intel FPGA IP з низькою затримкою.
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP для пристроїв Intel Arria 10 реалізує одноканальний послідовний PHY 1G/2.5G/5G/10Gbps. Конструкція забезпечує пряме підключення до двошвидкісних модулів SFP+ 1G/2.5GbE, мідних зовнішніх PHY-пристроїв MGBASE-T і NBASE-T або інтерфейсів між мікросхемами. Ці IP-адреси підтримують перенастроювану швидкість передачі даних 1G/2.5G/5G/10Gbps.
Intel пропонує двошвидкісний 1G/2.5GbE, багатошвидкісний 1G/2.5G/10GbE MGBASE-T і багатошвидкісний 1G/2.5G/5G/10GbE MGBASE-T дизайн exampфайли, і ви можете генерувати ці проекти динамічно за допомогою редактора параметрів IP з низькою затримкою Ethernet 10G MAC Intel FPGA. Конструкції підтримують функціональне моделювання та тестування апаратного забезпечення на призначеному наборі для розробки Intel.
Рисунок 7. Схема синхронізації та скидання для Ethernet 10G MAC із низькою затримкою та 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (режим 1G/2.5G)

Для реалізації багатошвидкісної підсистеми 1G/2.5GbE та 1G/2.5G/10GbE MBASE-T Ethernet із використанням 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP Intel рекомендує скопіювати модуль реконфігурації трансивера (alt_mge_rcfg_a10. sv) надається з дизайном example. Цей модуль змінює швидкість каналу трансивера з 1G на 2.5G або на 10G, і навпаки.
Реалізація багатошвидкісної підсистеми 1G/2.5GbE та 1G/2.5G/10GbE MBASE-T Ethernet також вимагає ручних обмежень SDC для внутрішніх PHY IP-годинників
і обробка перетину домену годинника. Зверніться до altera_eth_top.sdc file в дизайні прampщоб дізнатися більше про необхідні обмеження create_generated_clock, set_clock_groups і set_false_path SDC.
Рисунок 8. Схема синхронізації та скидання для Ethernet 10G MAC із низькою затримкою та 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (режим 1G/2.5G/10GbE MBASE-T) Малюнок 9. Схема тактування та скидання для Ethernet 10G MAC із низькою затримкою та 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (режим 1G/2.5G/5G/10GbE NBASE-T)

Пов'язана інформація
Низька затримка Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Посібник користувача Надає детальну інформацію про створення екземплярів і параметризацію дизайну MAC, напрampлес.
1.5. Історія переглядів документа для AN 795: Реалізація вказівок для підсистеми 10G Ethernet з використанням низької затримки 10G MAC Intel FPGA IP у пристроях Intel Arria 10

Версія документа	Зміни
2020.10.28	• Перейменовано в Intel. • Перейменовано документ на AN 795: Інструкції щодо впровадження підсистеми 10G Ethernet з використанням 10G MAC Intel FPGA IP із низькою затримкою в пристроях Intel Arria 10.

Дата	Версія	Зміни
лютого-17	2017.02.01	Початковий випуск.

AN 795: Реалізація вказівок для підсистеми 10G Ethernet з використанням низького рівня
Затримка 10G MAC Intel® FPGA IP у пристроях Intel® Arria® 10

Онлайн-версія
Надіслати відгук
ID: 683347
Версія: 2020.10.28

Документи / Ресурси

Intel AN 795 Implementing Guidelines for 10G Ethernet Subsystem Using Low Latency 10G MAC [pdfПосібник користувача AN 795 Інструкції щодо впровадження підсистеми 10G Ethernet з використанням низької затримки 10G MAC, AN 795, впровадження рекомендацій для 10G Ethernet підсистеми з низькою затримкою 10G MAC, підсистеми Ethernet з низькою затримкою 10G MAC, низькою затримкою 10G MAC

Список літератури

• Посібник користувача