AN 795 Durchführungsrichtlinien für 10G
Ethernet-Subsystem mit 10G-MAC mit geringer Latenz
Benutzerhandbuch

AN 795-Implementierungsrichtlinien für 10G-Ethernet-Subsysteme mit 10G-MAC mit geringer Latenz

AN 795: Implementing Guidelines for 10G Ethernet Subsystem Using Low Latency 10G MAC Intel FPGA® IP in Intel® Arria® 10 Devices

Implementing Guidelines for 10G Ethernet Subsystem Using Low Latency 10G MAC Intel® FPGA IP in Intel® Arria® 10 Devices

Die Implementierungsrichtlinien zeigen Ihnen, wie Sie Intels Low Latency 10G Media Access Controller (MAC) und PHY-IPs verwenden.
Abbildung 1. Intel® Arria® 10 Low Latency Ethernet 10G MAC-System

Tabelle 1. Intel® Arria® 10 Low Latency Ethernet 10G MAC-Designs
In dieser Tabelle sind alle Intel® Arria® 10-Designs für Low Latency Ethernet 10G MAC Intel FPGA IP aufgeführt.

Intel Corporation. Alle Rechte vorbehalten. Intel, das Intel-Logo und andere Intel-Marken sind Marken der Intel Corporation oder ihrer Tochtergesellschaften. Intel garantiert die Leistung seiner FPGA- und Halbleiterprodukte gemäß den aktuellen Spezifikationen gemäß Intels Standardgewährleistung, behält sich jedoch das Recht vor, jederzeit ohne Vorankündigung Änderungen an Produkten und Diensten vorzunehmen. Intel übernimmt keine Verantwortung oder Haftung, die sich aus der Anwendung oder Verwendung von hierin beschriebenen Informationen, Produkten oder Diensten ergeben, es sei denn, Intel hat ausdrücklich schriftlich zugestimmt. Intel-Kunden wird empfohlen, die neueste Version der Gerätespezifikationen zu beschaffen, bevor sie sich auf veröffentlichte Informationen verlassen und bevor sie Produkte oder Dienstleistungen bestellen.
*Andere Namen und Marken können Eigentum Dritter sein.
1. Implementieren von Richtlinien für das 10G-Ethernet-Subsystem mit Low Latency 10G MAC Intel® FPGA IP in Intel® Arria® 10-Geräten
683347 | 2020.10.28
Notiz:
Mit Ausnahme des XAUI-Ethernet-Referenzdesigns können Sie über den Low Latency Ethernet 10G MAC Intel® FPGA IP-Parametereditor in der Intel Quartus Prime-Software auf alle aufgeführten Designs zugreifen. Das XAUI-Ethernet-Referenzdesign erhalten Sie im Design Store.
Intel bietet separate MAC- und PHY-IPs für die 10M- bis 1G-Multi-Rate-Ethernet-Subsysteme an, um eine flexible Implementierung zu gewährleisten. Sie können das Low Latency Ethernet 10G MAC Intel FPGA IP mit 1G/2.5G/5G/10G Multi-Rate Ethernet PHY, Intel Arria 10 1G/10GbE und 10GBASE-KR PHY oder XAUI PHY und Intel Arria 10 Transceiver Native PHY instanziieren erfüllen unterschiedliche Designanforderungen.
Zugehörige Informationen

• Ethernet 10G MAC Intel FPGA IP mit niedriger Latenz – Benutzerhandbuch
  Liefert detaillierte Informationen zum Instanziieren und Parametrieren der MAC-IP.
• Ethernet mit niedriger Latenz 10G MAC Intel Arria 10 FPGA IP Design Example Benutzerhandbuch
  Bietet detaillierte Informationen zum Instanziieren und Parametrieren des MAC-Designs examples.
• Intel Arria 10 Transceiver PHY-Benutzerhandbuch
  Bietet detaillierte Informationen zum Instanziieren und Parametrieren der PHY-IP.
• Low Latency Ethernet 10G MAC Debug-Checkliste
• AN 699: Verwenden des Altera Ethernet Design Toolkit
  Dieses Toolkit hilft Ihnen beim Konfigurieren und Ausführen von Ethernet-Referenzdesigns sowie beim Debuggen von Ethernet-bezogenen Problemen.
• Fehlerbaumanalyse für 10G-MAC-Datenbeschädigungsprobleme mit niedriger Latenz
• Arria 10 Low Latency Ethernet 10G MAC und XAUI PHY Referenzdesign
  Bietet die files für das Referenzdesign.

1.1. Low Latency Ethernet 10G MAC und Intel Arria 10 Transceiver Native PHY Intel FPGA IPs
Sie können den Intel Arria 10 Transceiver Native PHY Intel FPGA IP konfigurieren, um den 10GBASE-R PHY mit der Ethernet-spezifischen physikalischen Schicht zu implementieren, die mit einer Datenrate von 10.3125 Gbps ausgeführt wird, wie in Abschnitt 49 der IEEE 802.3-2008-Spezifikation definiert.
Diese Konfiguration bietet ein XGMII-zu-Low-Latency-Ethernet-10G-MAC-Intel-FPGA-IP und implementiert einen Einkanal-10.3-Gbit/s-PHY, der eine direkte Verbindung zu einem optischen SFP+-Modul unter Verwendung der elektrischen SFI-Spezifikation bereitstellt.
Intel bietet zwei 10GBASE-R-Ethernet-Subsystem-Designs an, zamples und Sie können diese Designs dynamisch mit dem Low Latency Ethernet 10G MAC Intel FPGA IP-Parametereditor generieren. Die Designs unterstützen funktionale Simulationen und Hardwaretests auf bestimmten Intel-Entwicklungskits.
Abbildung 2. Taktungs- und Reset-Schema für Low Latency Ethernet 10G MAC und Intel Arria 10 Transceiver Native PHY in 10GBASE-R Design ExaBeispiel

Abbildung 3. Taktungs- und Reset-Schema für Low Latency Ethernet 10G MAC und Intel Arria 10 Transceiver Native PHY in 10GBASE-R Design ExampDatei mit Register Modus aktiviert 

Zugehörige Informationen
Ethernet mit niedriger Latenz 10G MAC Intel Arria 10 FPGA IP Design Example Benutzerhandbuch
Bietet detaillierte Informationen zum Instanziieren und Parametrieren des MAC-Designs examples.
1.2. Ethernet 10G MAC mit geringer Latenz und XAUI PHY Intel FPGA IPs
Das XAUI PHY Intel FPGA IP bietet ein XGMII zu Low Latency Ethernet 10G MAC Intel FPGA IP und implementiert vier Lanes mit jeweils 3.125 Gbps an der PMD-Schnittstelle.
Die XAUI PHY ist eine spezifische Implementierung der physikalischen Schicht der 10-Gigabit-Ethernet-Verbindung, die in der Spezifikation IEEE 802.3ae-2008 definiert ist.
Das Referenzdesign für das 10-GbE-Subsystem, das mit Low Latency Ethernet 10G MAC und XAUI PHY Intel FPGA IPs implementiert wurde, ist im Design Store erhältlich. Das Design unterstützt funktionale Simulationen und Hardwaretests auf einem bestimmten Intel-Entwicklungskit.
Abbildung 4. Taktungs- und Reset-Schema für Low Latency Ethernet 10G MAC und XAUI PHY-Referenzdesign

Zugehörige Informationen

• Arria 10 Low Latency Ethernet 10G MAC und XAUI PHY Referenzdesign
  Bietet die files für das Referenzdesign.
• AN 794: Arria 10 Low Latency Ethernet 10G MAC und XAUI PHY Referenzdesign

1.3. Ethernet mit niedriger Latenz 10G MAC und 1G/10GbE und 10GBASEKR PHY Intel Arria 10 FPGA IPs
Die 1G/10GbE und 10GBASE-KR PHY Intel Arria 10 FPGA IP bieten MII, GMII und XGMII für Low Latency Ethernet 10G MAC Intel FPGA IP.
Das 1G/10GbE und 10GBASE-KR PHY Intel Arria 10 FPGA IP implementiert ein serielles PHY mit 10 Mbit/s/100 Mbit/s/1 Gbit/s/10 Gbit/s. Die Designs bieten eine direkte Verbindung zu steckbaren 1G/10GbE-Dual-Speed-SFP+-Modulen, 10M–10GbE 10GBASE-T- und 10M/100M/1G/10GbE 1000BASE-T-Kupfer-externen PHY-Geräten oder Chip-zu-Chip-Schnittstellen. Diese IP-Kerne unterstützen rekonfigurierbare Datenraten von 10 Mbit/s/100 Mbit/s/1 Gbit/s/10 Gbit/s.
Intel bietet Dual-Speed ​​1G/10GbE und Multi-Speed ​​10Mb/100Mb/1Gb/10GbE Design zamples und Sie können diese Designs dynamisch mit Low Latency generieren
Ethernet 10G MAC Intel FPGA IP-Parametereditor. Die Designs unterstützen funktionale Simulationen und Hardwaretests auf einem bestimmten Intel-Entwicklungskit.
Die Multi-Speed-Ethernet-Subsystem-Implementierung mit 1G/10GbE oder 10GBASE-KR PHY Intel Arria 10 FPGA IP-Design erfordert manuelle SDC-Beschränkungen für die internen PHY-IP-Taktgeber und die Verarbeitung von Taktdomänenübergängen. Siehe altera_eth_top.sdc file im Design zampLesen Sie mehr über die erforderlichen SDC-Beschränkungen create_generated_clock, set_clock_groups und set_false_path.
Abbildung 5. Taktungs- und Reset-Schema für Low Latency Ethernet 10G MAC und Intel Arria 10 1G/10GbE und 10GBASE-KR Design Example (1G/10GbE Modus)

Abbildung 6. Taktungs- und Reset-Schema für Low Latency Ethernet 10G MAC und Intel Arria 10 1G/10GbE und 10GBASE-KR Design Example (10Mb/100Mb/1Gb/10GbE-Modus)

Zugehörige Informationen
Ethernet mit niedriger Latenz 10G MAC Intel Arria 10 FPGA IP Design Example Benutzerhandbuch
Bietet detaillierte Informationen zum Instanziieren und Parametrieren des MAC-Designs examples.
1.4. Ethernet mit niedriger Latenz 10G MAC und 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IPs
Das 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP für Intel Arria 10-Geräte bietet GMII und XGMII für das Low Latency Ethernet 10G MAC Intel FPGA IP.
Das 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP für Intel Arria 10-Geräte implementiert einen seriellen Einkanal-1G/2.5G/5G/10Gbps PHY. Das Design bietet eine direkte Verbindung zu steckbaren 1G/2.5-GbE-Dual-Speed-SFP+-Modulen, externen MGBASE-T- und NBASE-T-Kupfer-PHY-Geräten oder Chip-zu-Chip-Schnittstellen. Diese IPs unterstützen rekonfigurierbare 1G/2.5G/5G/10Gbps Datenraten.
Intel bietet Dual-Speed ​​1G/2.5GbE, Multi-Speed ​​1G/2.5G/10GbE MGBASE-T und Multispeed 1G/2.5G/5G/10GbE MGBASE-T Design examples und Sie können diese Designs dynamisch mit dem Low Latency Ethernet 10G MAC Intel FPGA IP-Parametereditor generieren. Die Designs unterstützen funktionale Simulationen und Hardwaretests auf einem bestimmten Intel-Entwicklungskit.
Abbildung 7. Taktungs- und Reset-Schema für Low Latency Ethernet 10G MAC und 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Bspample (1G/2.5G-Modus)

Für 1G/2.5GbE- und 1G/2.5G/10GbE-MBASE-T-Ethernet-Subsystem-Implementierungen mit mehreren Geschwindigkeiten, die 1G/2.5G/5G/10G-Multi-Rate-Ethernet PHY Intel FPGA IP verwenden, empfiehlt Intel, dass Sie das Transceiver-Rekonfigurationsmodul (alt_mge_rcfg_a10. sv) mit dem Design versehen example. Dieses Modul rekonfiguriert die Kanalgeschwindigkeit des Transceivers von 1G auf 2.5G oder auf 10G und umgekehrt.
Die 1G/2.5GbE- und 1G/2.5G/10GbE-MBASE-T-Ethernet-Subsystemimplementierung mit mehreren Geschwindigkeiten erfordert auch manuelle SDC-Einschränkungen für die internen PHY-IP-Taktgeber
und Behandlung von Taktdomänenübergängen. Siehe altera_eth_top.sdc file im Design zampLesen Sie mehr über die erforderlichen SDC-Beschränkungen create_generated_clock, set_clock_groups und set_false_path.
Abbildung 8. Taktungs- und Reset-Schema für Low Latency Ethernet 10G MAC und 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Bspample (1G/2.5G/10GbE MBASE-T-Modus) Abbildung 9. Taktungs- und Reset-Schema für Low Latency Ethernet 10G MAC und 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Bspample (1G/2.5G/5G/10GbE NBASE-T-Modus)

Zugehörige Informationen
Ethernet mit niedriger Latenz 10G MAC Intel Arria 10 FPGA IP Design Example User Guide Enthält detaillierte Informationen zum Instanziieren und Parametrieren des MAC-Designs, zamples.
1.5. Dokumentrevisionsverlauf für AN 795: Implementing Guidelines for 10G Ethernet Subsystem Using Low Latency 10G MAC Intel FPGA IP in Intel Arria 10 Devices

AN 795: Implementierungsrichtlinien für das 10G-Ethernet-Subsystem mit Low
Latenz 10G MAC Intel® FPGA IP in Intel® Arria® 10 Geräten

Online Version
Feedback senden
Artikel-Nr.: 683347
Version: 2020.10.28

Dokumente / Ressourcen

Intel AN 795 Implementing Guidelines for 10G Ethernet Subsystem Using Low Latency 10G MAC [pdf] Benutzerhandbuch AN 795 Implementierungsrichtlinien für 10G-Ethernet-Subsysteme mit 10G-MAC mit niedriger Latenz, AN 795, Implementierungsrichtlinien für 10G-Ethernet-Subsysteme mit 10G-MAC mit niedriger Latenz, Ethernet-Subsystem mit 10G-MAC mit niedriger Latenz, 10G-MAC mit niedriger Latenz

Verweise

• Bedienungsanleitung