AN 795 ieviešanas vadlīnijas 10G
Ethernet apakšsistēma, kas izmanto zema latentuma 10G MAC
Lietotāja rokasgrāmata
AN 795 ieviešanas vadlīnijas 10G Ethernet apakšsistēmai, izmantojot zema latentuma 10G MAC
AN 795: Ieviešanas vadlīnijas 10G Ethernet apakšsistēmai, izmantojot zema latentuma 10G MAC Intel FPGA® IP Intel® Arria® 10 ierīcēs
Vadlīniju ieviešana 10G Ethernet apakšsistēmai, izmantojot zema latentuma 10G MAC Intel® FPGA IP Intel® Arria® 10 ierīcēs
Ieviešanas vadlīnijas parāda, kā izmantot Intel zema latentuma 10G multivides piekļuves kontrolieri (MAC) un PHY IP.
1. attēls. Intel® Arria® 10 zema latentuma Ethernet 10G MAC sistēma
1. tabula. Intel® Arria® 10 zema latentuma Ethernet 10G MAC modeļi
Šajā tabulā ir uzskaitīti visi Intel ® Arria® 10 modeļi zema latentuma Ethernet 10G MAC Intel FPGA IP.
| Dizains Piemample | MAC variants | PHY | Attīstības komplekts |
| 10 GBase-R Ethernet | 10G | Vietējā PHY | Intel Arria 10 GX raiduztvērējs SI |
| 10 GBase-R reģistra režīms Ethernet |
10G | Vietējā PHY | Intel Arria 10 GX raiduztvērējs SI |
| XAUI Ethernet | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| 1G/10G Ethernet | 1G/10G | 1G/10GbE un 10GBASE-KR PHY | Intel Arria 10 GX raiduztvērējs SI |
| 1G/10G Ethernet ar 1588 | 1G/10G | 1G/10GbE un 10GBASE-KR PHY | Intel Arria 10 GX raiduztvērējs SI |
| 10M/100M/1G/10G Ethernet | 10 M/100 M/1 G/10 G | 1G/10GbE un 10GBASE-KR PHY | Intel Arria 10 GX raiduztvērējs SI |
| 10M/100M/1G/10G Ethernet ar 1588 |
10 M/100 M/1 G/10 G | 1G/10GbE un 10GBASE-KR PHY | Intel Arria 10 GX raiduztvērējs SI |
| 1G/2.5G Ethernet | 1G/2.5G | 1G/2.5G/5G/10G Vairāku ātrumu Ethernet PHY |
Intel Arria 10 GX raiduztvērējs SI |
| 1G/2.5G Ethernet ar 1588 | 1G/2.5G | 1G/2.5G/5G/10G Vairāku ātrumu Ethernet PHY |
Intel Arria 10 GX raiduztvērējs SI |
| 1G/2.5G/10G Ethernet | 1G/2.5G/10G | 1G/2.5G/5G/10G Vairāku ātrumu Ethernet PHY |
Intel Arria 10 GX raiduztvērējs SI |
| 10G USXGMII Ethernet | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G Vairāku ātrumu Ethernet PHY |
Intel Arria 10 GX raiduztvērējs SI |
Intel korporācija. Visas tiesības aizsargātas. Intel, Intel logotips un citas Intel preču zīmes ir Intel Corporation vai tās meitasuzņēmumu preču zīmes. Intel garantē savu FPGA un pusvadītāju produktu veiktspēju atbilstoši pašreizējām specifikācijām saskaņā ar Intel standarta garantiju, taču patur tiesības jebkurā laikā bez brīdinājuma veikt izmaiņas jebkuros produktos un pakalpojumos. Intel neuzņemas nekādu atbildību vai saistības, kas izriet no jebkādas šeit aprakstītās informācijas, produkta vai pakalpojuma lietojuma vai izmantošanas, izņemot gadījumus, kad Intel ir nepārprotami rakstiski piekritis. Intel klientiem ir ieteicams iegūt jaunāko ierīces specifikāciju versiju, pirms paļauties uz jebkādu publicētu informāciju un pirms preču vai pakalpojumu pasūtījumu veikšanas.
*Citi nosaukumi un zīmoli var tikt uzskatīti par citu personu īpašumiem.
1. Vadlīniju ieviešana 10G Ethernet apakšsistēmai, izmantojot zema latentuma 10G MAC Intel® FPGA IP Intel® Arria® 10 ierīcēs
683347 | 2020.10.28
Piezīme:
Varat piekļūt visiem uzskaitītajiem dizainparaugiem, izmantojot zema latentuma Ethernet 10G MAC Intel® FPGA IP parametru redaktoru Intel Quartus Prime programmatūrā, izņemot XAUI Ethernet atsauces dizainu. XAUI Ethernet atsauces dizainu varat iegūt dizaina veikalā.
Lai nodrošinātu elastīgu ieviešanu, Intel piedāvā atsevišķus MAC un PHY IP 10 M līdz 1 G vairāku ātrumu Ethernet apakšsistēmām. Zema latentuma Ethernet 10G MAC Intel FPGA IP var izveidot ar 1G/2.5G/5G/10G vairāku ātrumu Ethernet PHY, Intel Arria 10 1G/10GbE un 10GBASE-KR PHY vai XAUI PHY un Intel Arria 10 uztvērēja Native PHY. apmierināt dažādas dizaina prasības.
Saistītā informācija
- Zema latentuma Ethernet 10G MAC Intel FPGA IP lietotāja rokasgrāmata
Sniedz detalizētu informāciju par MAC IP instantiāciju un parametru noteikšanu. - Zema latentuma Ethernet 10G MAC Intel Arria 10 FPGA IP dizains Example Lietotāja rokasgrāmata
Sniedz detalizētu informāciju par MAC dizaina momentuzņēmumu un parametru noteikšanu, piemēram,amples. - Intel Arria 10 raiduztvērēja PHY lietotāja rokasgrāmata
Sniedz detalizētu informāciju par PHY IP instantiāciju un parametru noteikšanu. - Zema latentuma Ethernet 10G MAC atkļūdošanas kontrolsaraksts
- AN 699: Altera Ethernet projektēšanas rīkkopas izmantošana
Šis rīku komplekts palīdz konfigurēt un palaist Ethernet atsauces dizainus, kā arī atkļūdot visas ar Ethernet saistītās problēmas. - Kļūdu koka analīze zema latentuma 10G MAC datu korupcijas problēmai
- Arria 10 zema latentuma Ethernet 10G MAC un XAUI PHY atsauces dizains
Nodrošina files atsauces dizainam.
1.1. Zema latentuma Ethernet 10G MAC un Intel Arria 10 raiduztvērēja vietējā PHY Intel FPGA IP
Varat konfigurēt Intel Arria 10 raiduztvērēja Native PHY Intel FPGA IP, lai ieviestu 10GBASE-R PHY ar Ethernet specifisko fizisko slāni, kas darbojas ar 10.3125 Gbps datu pārraides ātrumu, kā noteikts IEEE 49-802.3 specifikācijas 2008. punktā.
Šī konfigurācija nodrošina no XGMII līdz zema latentuma Ethernet 10G MAC Intel FPGA IP un ievieš viena kanāla 10.3 Gbps PHY, kas nodrošina tiešu savienojumu ar SFP+ optisko moduli, izmantojot SFI elektrisko specifikāciju.
Intel piedāvā divas 10GBASE-R Ethernet apakšsistēmas konstrukcijas, piemamples un varat dinamiski ģenerēt šos dizainus, izmantojot Low Latency Ethernet 10G MAC Intel FPGA IP parametru redaktoru. Dizainparaugi atbalsta funkcionālo simulāciju un aparatūras testēšanu noteiktajos Intel izstrādes komplektos.
2. attēls. Pulksteņa un atiestatīšanas shēma zema latentuma Ethernet 10G MAC un Intel Arria 10 uztvērēja Native PHY 10GBASE-R Design Exa.mple
3. attēls. Pulksteņa un atiestatīšanas shēma zema latentuma Ethernet 10G MAC un Intel Arria 10 uztvērēja Native PHY 10GBASE-R Design Example ar Reģistrēties Režīms ir iespējots
Saistītā informācija
Zema latentuma Ethernet 10G MAC Intel Arria 10 FPGA IP dizains Example Lietotāja rokasgrāmata
Sniedz detalizētu informāciju par MAC dizaina momentuzņēmumu un parametru noteikšanu, piemēram,amples.
1.2. Zema latentuma Ethernet 10G MAC un XAUI PHY Intel FPGA IP
XAUI PHY Intel FPGA IP nodrošina no XGMII līdz zema latentuma Ethernet 10G MAC Intel FPGA IP un ievieš četras joslas katrā ar ātrumu 3.125 Gbps PMD saskarnē.
XAUI PHY ir IEEE 10ae-802.3 specifikācijā definētās 2008 gigabitu Ethernet saites īpaša fiziskā slāņa ieviešana.
Atsauces dizainu 10GbE apakšsistēmai, kas ieviesta, izmantojot Low Latency Ethernet 10G MAC un XAUI PHY Intel FPGA IP, varat iegūt veikalā Design Store. Dizains atbalsta funkcionālo simulāciju un aparatūras testēšanu paredzētajā Intel izstrādes komplektā.
4. attēls. Pulksteņa un atiestatīšanas shēma zema latentuma Ethernet 10G MAC un XAUI PHY atsauces dizainam 
Saistītā informācija
- Arria 10 zema latentuma Ethernet 10G MAC un XAUI PHY atsauces dizains
Nodrošina files atsauces dizainam. - AN 794: Arria 10 zema latentuma Ethernet 10G MAC un XAUI PHY atsauces dizains
1.3. Zema latentuma Ethernet 10G MAC un 1G/10GbE un 10GBASEKR PHY Intel Arria 10 FPGA IP
1G/10GbE un 10GBASE-KR PHY Intel Arria 10 FPGA IP nodrošina MII, GMII un XGMII līdz zema latentuma Ethernet 10G MAC Intel FPGA IP.
1G/10GbE un 10GBASE-KR PHY Intel Arria 10 FPGA IP nodrošina viena kanāla 10Mbps/100Mbps/1Gbps/10Gbps seriālo PHY. Konstrukcijas nodrošina tiešu savienojumu ar 1G/10GbE divu ātrumu SFP+ pievienojamiem moduļiem, 10M–10GbE 10GBASE-T un 10M/100M/1G/10GbE 1000BASE-T vara ārējām PHY ierīcēm vai mikroshēmu saskarnēm. Šie IP kodoli atbalsta pārkonfigurējamu 10Mbps/100Mbps/1Gbps/10Gbps datu pārraides ātrumu.
Intel piedāvā divu ātrumu 1G/10GbE un vairāku ātrumu 10Mb/100Mb/1Gb/10GbE dizainu, piem.amples, un jūs varat dinamiski ģenerēt šos dizainus, izmantojot zemo latentumu
Ethernet 10G MAC Intel FPGA IP parametru redaktors. Dizaini atbalsta funkcionālo simulāciju un aparatūras testēšanu paredzētajā Intel izstrādes komplektā.
Vairāku ātrumu Ethernet apakšsistēmas ieviešanai, izmantojot 1G/10GbE vai 10GBASE-KR PHY Intel Arria 10 FPGA IP dizainu, ir nepieciešami manuāli SDC ierobežojumi iekšējiem PHY IP pulksteņiem un pulksteņa domēna šķērsošanas apstrādei. Skatiet altera_eth_top.sdc file dizainā example, lai uzzinātu vairāk par nepieciešamajiem Create_generated_clock, set_clock_groups un set_false_path SDC ierobežojumiem.
5. attēls. Pulksteņa un atiestatīšanas shēma zema latentuma Ethernet 10G MAC un Intel Arria 10 1G/10GbE un 10GBASE-KR Design Example (1 G/10 GbE režīms)
6. attēls. Pulksteņa un atiestatīšanas shēma zema latentuma Ethernet 10G MAC un Intel Arria 10 1G/10GbE un 10GBASE-KR Design Example (10 Mb/100 Mb/1 Gb/10 GbE režīms)
Saistītā informācija
Zema latentuma Ethernet 10G MAC Intel Arria 10 FPGA IP dizains Example Lietotāja rokasgrāmata
Sniedz detalizētu informāciju par MAC dizaina momentuzņēmumu un parametru noteikšanu, piemēram,amples.
1.4. Zema latentuma Ethernet 10G MAC un 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IP
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP Intel Arria 10 ierīcēm nodrošina GMII un XGMII zema latentuma Ethernet 10G MAC Intel FPGA IP.
1G/2.5G/5G/10G vairāku ātrumu Ethernet PHY Intel FPGA IP Intel Arria 10 ierīcēm ievieš viena kanāla 1G/2.5G/5G/10Gbps seriālo PHY. Dizains nodrošina tiešu savienojumu ar 1G/2.5GbE divu ātrumu SFP+ pievienojamiem moduļiem, MGBASE-T un NBASE-T vara ārējām PHY ierīcēm vai mikroshēmu saskarnēm. Šie IP atbalsta pārkonfigurējamu 1G/2.5G/5G/10Gbps datu pārraides ātrumu.
Intel piedāvā divu ātrumu 1G/2.5GbE, vairāku ātrumu 1G/2.5G/10GbE MGBASE-T un vairāku ātrumu 1G/2.5G/5G/10GbE MGBASE-T dizainu ex.amples un varat dinamiski ģenerēt šos dizainus, izmantojot Low Latency Ethernet 10G MAC Intel FPGA IP parametru redaktoru. Dizaini atbalsta funkcionālo simulāciju un aparatūras testēšanu paredzētajā Intel izstrādes komplektā.
7. attēls. Pulksteņa un atiestatīšanas shēma zema latentuma Ethernet 10G MAC un 1G/2.5G/5G/10G daudzu ātrumu Ethernet PHY Design Example (1 G/2.5 G režīms)
Vairāku ātrumu 1G/2.5GbE un 1G/2.5G/10GbE MBASE-T Ethernet apakšsistēmas ieviešanai, izmantojot 1G/2.5G/5G/10G vairāku ātrumu Ethernet PHY Intel FPGA IP, Intel iesaka kopēt raiduztvērēja pārkonfigurācijas moduli (alt_mge_rcfg. sv) nodrošināti ar dizainu example. Šis modulis pārkonfigurē raiduztvērēja kanāla ātrumu no 1G uz 2.5G vai uz 10G un otrādi.
Vairāku ātrumu 1G/2.5GbE un 1G/2.5G/10GbE MBASE-T Ethernet apakšsistēmas ieviešanai ir nepieciešami arī manuāli SDC ierobežojumi iekšējiem PHY IP pulksteņiem.
un pulksteņa domēna šķērsošanas apstrāde. Skatiet altera_eth_top.sdc file dizainā example, lai uzzinātu vairāk par nepieciešamajiem Create_generated_clock, set_clock_groups un set_false_path SDC ierobežojumiem.
8. attēls. Pulksteņa un atiestatīšanas shēma zema latentuma Ethernet 10G MAC un 1G/2.5G/5G/10G daudzu ātrumu Ethernet PHY Design Example (1G/2.5G/10GbE MBASE-T režīms) 
9. attēls. Pulksteņa un atiestatīšanas shēma zema latentuma Ethernet 10G MAC un 1G/2.5G/5G/10G daudzu ātrumu Ethernet PHY Design Example (1G/2.5G/5G/10GbE NBASE-T režīms)
Saistītā informācija
Zema latentuma Ethernet 10G MAC Intel Arria 10 FPGA IP dizains Example Lietotāja rokasgrāmata Sniedz detalizētu informāciju par MAC dizaina momentuzņēmumu un parametru noteikšanu, piemamples.
1.5. Dokumenta pārskatīšanas vēsture AN 795: vadlīniju ieviešana 10G Ethernet apakšsistēmai, izmantojot zema latentuma 10G MAC Intel FPGA IP Intel Arria 10 ierīcēs
| Dokumenta versija | Izmaiņas |
| 2020.10.28 | • Pārdēvēts par Intel. • Dokuments tika pārdēvēts par AN 795: Īstenošanas vadlīnijas 10G Ethernet apakšsistēmai, izmantojot zema latentuma 10G MAC Intel FPGA IP Intel Arria 10 ierīcēs. |
| Datums | Versija | Izmaiņas |
| februāris-17 | 2017.02.01 | Sākotnējā izlaišana. |
AN 795: Īstenošanas vadlīnijas 10G Ethernet apakšsistēmai, izmantojot zemu
Latency 10G MAC Intel ® FPGA IP Intel® Arria® 10 ierīcēs
Tiešsaistes versija
Sūtīt atsauksmes
ID: 683347
Versija: 2020.10.28
Dokumenti / Resursi
 |
intel AN 795 ieviešanas vadlīnijas 10G Ethernet apakšsistēmai, izmantojot zema latentuma 10G MAC [pdfLietotāja rokasgrāmata AN 795 ieviešanas vadlīnijas 10G Ethernet apakšsistēmai, kas izmanto zema latentuma 10G MAC, AN 795, ieviešanas vadlīnijas 10G Ethernet apakšsistēmai, izmantojot zemu latentuma 10G MAC, Ethernet apakšsistēmas, izmantojot zemu latentuma 10G MAC, zema latentuma 10G MAC |
