Panduan Penerapan AN 795 untuk 10G
Subsistem Ethernet Menggunakan MAC 10G Latensi Rendah
Panduan Pengguna
Panduan Penerapan AN 795 untuk Subsistem Ethernet 10G Menggunakan MAC 10G Latensi Rendah
AN 795: Panduan Penerapan untuk Subsistem Ethernet 10G Menggunakan IP Intel FPGA® 10G Latensi Rendah di Perangkat Intel ® Arria® 10
Panduan Penerapan untuk Subsistem Ethernet 10G Menggunakan MAC 10G Latensi Rendah Intel ® FPGA IP di Perangkat Intel ® Arria® 10
Pedoman penerapan menunjukkan kepada Anda cara menggunakan Intel Low Latency 10G Media Access Controller (MAC) dan IP PHY.
Gambar 1. Sistem MAC Intel® Arria® 10 Low Latency Ethernet 10G MAC
Tabel 1. Desain MAC Intel® Arria® 10 Low Latency Ethernet 10G MAC
Tabel ini mencantumkan semua desain Intel ® Arria® 10 untuk Low Latency Ethernet 10G MAC Intel FPGA IP.
| Desain Example | Varian MAC | PENDIDIKAN | Kit Pengembangan |
| Ethernet 10GBase-R | 10G | PHY asli | Pemancar Intel Arria 10 GX SI |
| Mode Daftar 10GBase-R Eternet |
10G | PHY asli | Pemancar Intel Arria 10 GX SI |
| Ethernet XAUI | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| Ethernet 1G/10G | Jaringan 1G/10G | 1G/10GbE dan 10GBASE-KR PHY | Pemancar Intel Arria 10 GX SI |
| Ethernet 1G/10G dengan 1588 | Jaringan 1G/10G | 1G/10GbE dan 10GBASE-KR PHY | Pemancar Intel Arria 10 GX SI |
| Ethernet 10M/100M/1G/10G | 10M/100M/1G/10G | 1G/10GbE dan 10GBASE-KR PHY | Pemancar Intel Arria 10 GX SI |
| Ethernet 10M/100M/1G/10G dengan 1588 |
10M/100M/1G/10G | 1G/10GbE dan 10GBASE-KR PHY | Pemancar Intel Arria 10 GX SI |
| Ethernet 1G/2.5G | Jaringan 1G/2.5G | Jaringan 1G/2.5G/5G/10G PHY Ethernet multi-tingkat |
Pemancar Intel Arria 10 GX SI |
| Ethernet 1G/2.5G dengan 1588 | Jaringan 1G/2.5G | Jaringan 1G/2.5G/5G/10G PHY Ethernet multi-tingkat |
Pemancar Intel Arria 10 GX SI |
| Ethernet 1G/2.5G/10G | Jaringan 1G/2.5G/10G | Jaringan 1G/2.5G/5G/10G PHY Ethernet multi-tingkat |
Pemancar Intel Arria 10 GX SI |
| Ethernet USXGMII 10G | 1G/2.5G/5G/10G (USXGMII) | Jaringan 1G/2.5G/5G/10G PHY Ethernet multi-tingkat |
Pemancar Intel Arria 10 GX SI |
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin performa produk FPGA dan semikonduktornya sesuai spesifikasi saat ini sesuai dengan garansi standar Intel, tetapi berhak mengubah produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan versi terbaru dari spesifikasi perangkat sebelum mengandalkan informasi yang dipublikasikan dan sebelum memesan produk atau layanan.
*Nama dan merek lain mungkin diklaim sebagai milik orang lain.
1. Panduan Penerapan untuk Subsistem Ethernet 10G Menggunakan MAC 10G Latensi Rendah Intel® FPGA IP di Perangkat Intel® Arria® 10
683347 | 2020.10.28
Catatan:
Anda dapat mengakses semua desain yang tercantum melalui editor parameter IP Intel® FPGA IP Latensi Rendah 10G MAC di perangkat lunak Intel Quartus Prime, kecuali untuk desain referensi XAUI Ethernet. Anda bisa mendapatkan desain referensi XAUI Ethernet dari Design Store.
Intel menawarkan IP MAC dan PHY terpisah untuk subsistem Ethernet Multi-tingkat 10M hingga 1G guna memastikan implementasi yang fleksibel. Anda dapat membuat instance Low Latency Ethernet 10G MAC Intel FPGA IP dengan 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE dan 10GBASE-KR PHY, atau XAUI PHY dan Intel Arria 10 Transceiver Native PHY ke melayani kebutuhan desain yang berbeda.
Informasi Terkait
- Panduan Pengguna IP Intel FPGA IP Latency Rendah Ethernet 10G MAC
Memberikan informasi mendetail tentang pembuatan instance dan parameterisasi IP MAC. - Latensi Rendah Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Panduan Pengguna
Memberikan informasi mendetail tentang instantiating dan parameterisasi desain MAC exampsedikit. - Panduan Pengguna Intel Arria 10 Transceiver PHY
Memberikan informasi mendetail tentang pembuatan instance dan parameterisasi IP PHY. - Daftar Periksa Debug MAC Latensi Rendah Ethernet 10G
- AN 699: Menggunakan Perangkat Desain Altera Ethernet
Toolkit ini membantu Anda mengonfigurasi dan menjalankan desain referensi Ethernet serta men-debug masalah terkait Ethernet. - Analisis Fault Tree untuk Masalah Korupsi Data 10G MAC Latensi Rendah
- Arria 10 Low Latency Ethernet 10G MAC dan Desain Referensi XAUI PHY
Menyediakan files untuk desain referensi.
1.1. Ethernet Latensi Rendah 10G MAC dan Intel Arria 10 Transceiver Native PHY IP Intel FPGA
Anda dapat mengonfigurasi Intel Arria 10 Transceiver Native PHY Intel FPGA IP untuk mengimplementasikan 10GBASE-R PHY dengan lapisan fisik spesifik Ethernet yang berjalan pada kecepatan data 10.3125 Gbps seperti yang ditentukan dalam Klausul 49 spesifikasi IEEE 802.3-2008.
Konfigurasi ini menyediakan XGMII ke Low Latency Ethernet 10G MAC Intel FPGA IP dan mengimplementasikan PHY 10.3 Gbps saluran tunggal yang menyediakan koneksi langsung ke modul optik SFP+ menggunakan spesifikasi kelistrikan SFI.
Intel menawarkan dua desain subsistem Ethernet 10GBASE-R exampfile dan Anda dapat menghasilkan desain ini secara dinamis menggunakan editor parameter IP IP FPGA Intel Latensi Rendah Ethernet 10G MAC. Desain mendukung simulasi fungsional dan pengujian perangkat keras pada kit pengembangan Intel yang ditunjuk.
Gambar 2. Skema Clocking dan Reset untuk Low Latency Ethernet 10G MAC dan Intel Arria 10 Transceiver Native PHY di 10GBASE-R Design Exasedikit
Gambar 3. Skema Clocking dan Reset untuk Low Latency Ethernet 10G MAC dan Intel Arria 10 Transceiver Native PHY dalam Desain 10GBASE-R Example dengan Daftar Mode Diaktifkan
Informasi Terkait
Latensi Rendah Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Panduan Pengguna
Memberikan informasi mendetail tentang instantiating dan parameterisasi desain MAC exampsedikit.
1.2. Ethernet Latensi Rendah 10G MAC dan IP Intel FPGA XAUI PHY
XAUI PHY Intel FPGA IP menyediakan XGMII ke Low Latency Ethernet 10G MAC Intel FPGA IP dan mengimplementasikan empat jalur masing-masing pada 3.125 Gbps pada antarmuka PMD.
XAUI PHY adalah implementasi lapisan fisik spesifik dari tautan Ethernet 10 Gigabit yang ditentukan dalam spesifikasi IEEE 802.3ae-2008.
Anda dapat memperoleh desain referensi untuk subsistem 10GbE yang diimplementasikan menggunakan Ethernet Latensi Rendah 10G MAC dan IP Intel FPGA XAUI PHY dari Design Store. Desain mendukung simulasi fungsional dan pengujian perangkat keras pada kit pengembangan Intel yang ditunjuk.
Gambar 4. Skema Clocking dan Reset untuk Desain Referensi Low Latency Ethernet 10G MAC dan XAUI PHY 
Informasi Terkait
- Arria 10 Low Latency Ethernet 10G MAC dan Desain Referensi XAUI PHY
Menyediakan files untuk desain referensi. - AN 794: Arria 10 Low Latency Ethernet 10G MAC dan Desain Referensi XAUI PHY
1.3. Ethernet Latensi Rendah 10G MAC dan 1G/10GbE dan 10GBASEKR PHY IP Intel Arria 10 FPGA
1G/10GbE dan 10GBASE-KR PHY Intel Arria 10 FPGA IP menyediakan MII, GMII dan XGMII ke Low Latency Ethernet 10G MAC Intel FPGA IP.
Intel Arria 1 FPGA IP 10G/10GbE dan 10GBASE-KR PHY menerapkan serial PHY 10Mbps/100Mbps/1Gbps/10Gbps saluran tunggal. Desain menyediakan koneksi langsung ke modul 1G/10GbE kecepatan ganda SFP+ pluggable, 10M–10GbE 10GBASE-T dan perangkat PHY eksternal tembaga 10M/100M/1G/10GbE 1000BASE-T, atau antarmuka chip-ke-chip. Inti IP ini mendukung kecepatan data 10Mbps/100Mbps/1Gbps/10Gbps yang dapat dikonfigurasi ulang.
Intel menawarkan desain dual-speed 1G/10GbE dan multi-speed 10Mb/100Mb/1Gb/10GbEample dan Anda dapat membuat desain ini secara dinamis menggunakan Latensi Rendah
Ethernet 10G MAC Editor parameter IP Intel FPGA. Desain mendukung simulasi fungsional dan pengujian perangkat keras pada kit pengembangan Intel yang ditunjuk.
Implementasi subsistem Ethernet multi-kecepatan menggunakan desain IP Intel Arria 1 FPGA IP 10G/10GbE atau 10GBASE-KR PHY memerlukan batasan SDC manual untuk jam IP PHY internal dan penanganan penyeberangan domain jam. Lihat altera_eth_top.sdc file dalam desain eksample untuk mengetahui lebih lanjut tentang batasan create_generated_clock, set_clock_groups dan set_false_path SDC yang diperlukan.
Gambar 5. Skema Clocking dan Reset untuk Low Latency Ethernet 10G MAC dan Intel Arria 10 1G/10GbE dan 10GBASE-KR Design Example (Mode 1G/10GbE)
Gambar 6. Skema Clocking dan Reset untuk Low Latency Ethernet 10G MAC dan Intel Arria 10 1G/10GbE dan 10GBASE-KR Design Example (Mode 10Mb/100Mb/1Gb/10GbE)
Informasi Terkait
Latensi Rendah Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Panduan Pengguna
Memberikan informasi mendetail tentang instantiating dan parameterisasi desain MAC exampsedikit.
1.4. Ethernet Latensi Rendah 10G MAC dan 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IP
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP untuk perangkat Intel Arria 10 menyediakan GMII dan XGMII ke Low Latency Ethernet 10G MAC Intel FPGA IP.
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP untuk perangkat Intel Arria 10 mengimplementasikan serial PHY 1G/2.5G/5G/10Gbps saluran tunggal. Desainnya menyediakan koneksi langsung ke modul pluggable SFP+ kecepatan ganda 1G/2.5GbE, perangkat PHY eksternal tembaga MGBASE-T dan NBASE-T, atau antarmuka chip-ke-chip. IP ini mendukung kecepatan data 1G/2.5G/5G/10Gbps yang dapat dikonfigurasi ulang.
Intel menawarkan desain MGBASE-T kecepatan ganda 1G/2.5GbE, multikecepatan 1G/2.5G/10GbE, dan multikecepatan 1G/2.5G/5G/10GbE MGBASE-Tampfile dan Anda dapat menghasilkan desain ini secara dinamis menggunakan editor parameter IP IP FPGA Intel Latensi Rendah Ethernet 10G MAC. Desain mendukung simulasi fungsional dan pengujian perangkat keras pada kit pengembangan Intel yang ditunjuk.
Gambar 7. Skema Clocking dan Reset untuk Low Latency Ethernet 10G MAC dan 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (Mode 1G/2.5G)
Untuk implementasi subsistem Ethernet multi-kecepatan 1G/2.5GbE dan 1G/2.5G/10GbE MBASE-T menggunakan 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP, Intel menyarankan Anda menyalin modul konfigurasi ulang transceiver (alt_mge_rcfg_a10. sv) disediakan dengan desain example. Modul ini mengonfigurasi ulang kecepatan saluran transceiver dari 1G ke 2.5G, atau ke 10G, dan sebaliknya.
Implementasi subsistem Ethernet MBASE-T multi-kecepatan 1G/2.5GbE dan 1G/2.5G/10GbE juga memerlukan batasan SDC manual untuk jam IP PHY internal
dan penanganan penyeberangan domain jam. Lihat altera_eth_top.sdc file dalam desain eksample untuk mengetahui lebih lanjut tentang batasan create_generated_clock, set_clock_groups dan set_false_path SDC yang diperlukan.
Gambar 8. Skema Clocking dan Reset untuk Low Latency Ethernet 10G MAC dan 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Exampfile (Mode MBASE-T 1G/2.5G/10GbE) 
Gambar 9. Skema Clocking dan Reset untuk Low Latency Ethernet 10G MAC dan 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (Mode NBASE-T 1G/2.5G/5G/10GbE)
Informasi Terkait
Latensi Rendah Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Panduan Pengguna Memberikan informasi terperinci tentang instantiating dan parameterisasi desain MAC exampsedikit.
1.5. Riwayat Revisi Dokumen untuk AN 795: Pedoman Penerapan untuk Subsistem Ethernet 10G Menggunakan Latensi Rendah 10G MAC Intel FPGA IP di Perangkat Intel Arria 10
| Versi Dokumen | Perubahan |
| 2020.10.28 | • Berganti merek menjadi Intel. • Mengganti nama dokumen menjadi AN 795: Panduan Penerapan untuk Subsistem Ethernet 10G Menggunakan Latensi Rendah 10G MAC Intel FPGA IP di Perangkat Intel Arria 10. |
| Tanggal | Versi | Perubahan |
| Februari-17 | 2017.02.01 | Rilis awal. |
AN 795: Pedoman Penerapan untuk Subsistem Ethernet 10G Menggunakan Rendah
Latensi 10G MAC Intel ® FPGA IP di Perangkat Intel® Arria® 10
Versi Online
Kirim Masukan
ID: 683347
Versi: 2020.10.28
Dokumen / Sumber Daya
 |
intel AN 795 Pedoman Penerapan untuk Subsistem Ethernet 10G Menggunakan MAC 10G Latensi Rendah [Bahasa Indonesia:] Panduan Pengguna AN 795 Panduan Penerapan untuk Subsistem Ethernet 10G Menggunakan MAC 10G Latensi Rendah, AN 795, Panduan Penerapan untuk Subsistem Ethernet 10G Menggunakan MAC 10G Latensi Rendah, Subsistem Ethernet Menggunakan MAC 10G Latensi Rendah, MAC 10G Latensi Rendah |
