AN 795 សេចក្តីណែនាំសម្រាប់ការអនុវត្ត 10G
ប្រព័ន្ធរងអ៊ីសឺរណិត ដោយប្រើ ភាពយឺតយ៉ាវទាប 10G MAC
ការណែនាំអ្នកប្រើប្រាស់
AN 795 ការអនុវត្តគោលការណ៍ណែនាំសម្រាប់ប្រព័ន្ធរង 10G Ethernet ដោយប្រើ LATency ទាប 10G MAC
AN 795៖ ការអនុវត្តគោលការណ៍ណែនាំសម្រាប់ប្រព័ន្ធរង 10G Ethernet ដោយប្រើ Low Latency 10G MAC Intel FPGA® IP នៅក្នុងឧបករណ៍ Intel ® Arria® 10
ការអនុវត្តគោលការណ៍ណែនាំសម្រាប់ប្រព័ន្ធរង 10G Ethernet ដោយប្រើ Low Latency 10G MAC Intel ® FPGA IP នៅក្នុងឧបករណ៍ Intel ® Arria® 10
ការណែនាំអំពីការអនុវត្តបង្ហាញអ្នកពីរបៀបប្រើឧបករណ៍បញ្ជាការចូលប្រើប្រព័ន្ធផ្សព្វផ្សាយ 10G កម្រិតទាបរបស់ Intel (MAC) និង PHY IP ។
រូបភាពទី 1. ប្រព័ន្ធ Intel® Arria® 10 Low Latency Ethernet 10G MAC System
តារាង 1. Intel® Arria® 10 Low Latency Ethernet 10G MAC Designs
តារាងនេះរាយបញ្ជីការរចនា Intel ® Arria® 10 ទាំងអស់សម្រាប់ Low Latency Ethernet 10G MAC Intel FPGA IP ។
| រចនា Example | វ៉ារ្យ៉ង់ MAC | ភី | កញ្ចប់អភិវឌ្ឍន៍ |
| អ៊ីសឺរណិត 10GBase-R | 10G | PHY ដើម | Intel Arria 10 GX Transceiver SI |
| របៀបចុះឈ្មោះ 10GBase-R អ៊ីសឺរណិត |
10G | PHY ដើម | Intel Arria 10 GX Transceiver SI |
| XAUI អ៊ីសឺរណិត | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| អ៊ីសឺរណិត 1G/10G | 1G/10G | 1G/10GbE និង 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| អ៊ីសឺរណិត 1G/10G ជាមួយ 1588 | 1G/10G | 1G/10GbE និង 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G អ៊ីសឺរណិត | 10M/100M/1G/10G | 1G/10GbE និង 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G អ៊ីសឺរណិត ជាមួយ 1588 |
10M/100M/1G/10G | 1G/10GbE និង 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| អ៊ីសឺរណិត 1G/2.5G | 1G/2.5G | 1G/2.5G/5G/10G ពហុអត្រាអ៊ីសឺរណិត PHY |
Intel Arria 10 GX Transceiver SI |
| អ៊ីសឺរណិត 1G/2.5G ជាមួយ 1588 | 1G/2.5G | 1G/2.5G/5G/10G ពហុអត្រាអ៊ីសឺរណិត PHY |
Intel Arria 10 GX Transceiver SI |
| 1G/2.5G/10G អ៊ីសឺរណិត | 1G/2.5G/10G | 1G/2.5G/5G/10G ពហុអត្រាអ៊ីសឺរណិត PHY |
Intel Arria 10 GX Transceiver SI |
| 10G USXGMII អ៊ីសឺរណិត | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G ពហុអត្រាអ៊ីសឺរណិត PHY |
Intel Arria 10 GX Transceiver SI |
សាជីវកម្ម Intel ។ រក្សារសិទ្ធគ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃលក្ខណៈបច្ចេកទេសឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។
*ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។
1. ការអនុវត្តគោលការណ៍ណែនាំសម្រាប់ប្រព័ន្ធរង 10G Ethernet ដោយប្រើ Low Latency 10G MAC Intel® FPGA IP នៅក្នុងឧបករណ៍ Intel® Arria® 10
683347 | ៨០០.៥៥៨.៨៧២២
ចំណាំ៖
អ្នកអាចចូលប្រើការរចនាដែលបានរាយបញ្ជីទាំងអស់តាមរយៈកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ Low Latency Ethernet 10G MAC Intel® FPGA IP នៅក្នុងកម្មវិធី Intel Quartus Prime លើកលែងតែការរចនាយោង XAUI Ethernet ។ អ្នកអាចទទួលបានការរចនាយោង XAUI Ethernet ពី Design Store ។
Intel ផ្តល់ជូននូវ MAC និង PHY IPs ដាច់ដោយឡែកសម្រាប់ប្រព័ន្ធរង 10M ទៅ 1G Multi-rate Ethernet ដើម្បីធានាបាននូវការអនុវត្តដែលអាចបត់បែនបាន។ អ្នកអាចធ្វើឱ្យ Low Latency Ethernet 10G MAC Intel FPGA IP ជាមួយ 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE និង 10GBASE-KR PHY ឬ XAUI PHY និង Intel Arria 10 PHY ទៅ Native បំពេញតម្រូវការការរចនាផ្សេងៗគ្នា។
ព័ត៌មានពាក់ព័ន្ធ
- Low Latency Ethernet 10G MAC Intel FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់
ផ្តល់ព័ត៌មានលម្អិតអំពីការធ្វើភ្លាមៗ និងកំណត់ប៉ារ៉ាម៉ែត្រ MAC IP ។ - Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
ផ្តល់ព័ត៌មានលម្អិតអំពីការធ្វើភ្លាមៗ និងកំណត់ប៉ារ៉ាម៉ែត្រនៃការរចនា MAC examples ។ - មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Intel Arria 10 Transceiver PHY
ផ្តល់ព័ត៌មានលម្អិតអំពីការធ្វើភ្លាមៗ និងកំណត់ប៉ារ៉ាម៉ែត្រ PHY IP ។ - បញ្ជីត្រួតពិនិត្យកំហុស Ethernet 10G MAC មានភាពយឺតយ៉ាវទាប
- AN 699៖ ការប្រើប្រាស់ប្រអប់ឧបករណ៍រចនា Altera Ethernet
កញ្ចប់ឧបករណ៍នេះជួយអ្នកក្នុងការកំណត់រចនាសម្ព័ន្ធ និងដំណើរការការរចនាសេចក្តីយោងអ៊ីសឺរណិត ក៏ដូចជាបំបាត់បញ្ហាដែលទាក់ទងនឹងអ៊ីសឺរណិត។ - ការវិភាគមែកធាងកំហុសសម្រាប់បញ្ហាពុករលួយទិន្នន័យ 10G MAC កម្រិតទាប
- Arria 10 Low Latency Ethernet 10G MAC និង XAUI PHY Reference Design
ផ្តល់ជូន files សម្រាប់ការរចនាឯកសារយោង។
១.១. Low Latency Ethernet 1.1G MAC និង Intel Arria 10 Transceiver Native PHY Intel FPGA IPs
អ្នកអាចកំណត់រចនាសម្ព័ន្ធ Intel Arria 10 Transceiver Native PHY Intel FPGA IP ដើម្បីអនុវត្ត 10GBASE-R PHY ជាមួយនឹងស្រទាប់រូបវន្តជាក់លាក់ Ethernet ដែលដំណើរការនៅអត្រាទិន្នន័យ 10.3125 Gbps ដូចដែលបានកំណត់ក្នុងប្រការ 49 នៃការបញ្ជាក់ IEEE 802.3-2008 ។
ការកំណត់រចនាសម្ព័ន្ធនេះផ្តល់នូវ XGMII ទៅ Low Latency Ethernet 10G MAC Intel FPGA IP និងអនុវត្តឆានែលតែមួយ 10.3 Gbps PHY ដែលផ្តល់នូវការភ្ជាប់ដោយផ្ទាល់ទៅម៉ូឌុលអុបទិក SFP+ ដោយប្រើការបញ្ជាក់អគ្គិសនី SFI ។
Intel ផ្តល់ជូននូវការរចនាប្រព័ន្ធរង 10GBASE-R Ethernet ពីរ examples ហើយអ្នកអាចបង្កើតការរចនាទាំងនេះដោយថាមវន្តដោយប្រើកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ Low Latency Ethernet 10G MAC Intel FPGA IP ។ ការរចនាគាំទ្រការក្លែងធ្វើមុខងារ និងការធ្វើតេស្តផ្នែករឹងនៅលើឧបករណ៍អភិវឌ្ឍន៍ Intel ដែលបានកំណត់។
រូបភាពទី 2. គ្រោងការណ៍កំណត់ម៉ោង និងកំណត់ឡើងវិញសម្រាប់ Low Latency Ethernet 10G MAC និង Intel Arria 10 Transceiver Native PHY នៅក្នុង 10GBASE-R Design Example
រូបភាពទី 3. គ្រោងការណ៍នាឡិកា និងកំណត់ឡើងវិញសម្រាប់ Low Latency Ethernet 10G MAC និង Intel Arria 10 Transceiver Native PHY នៅក្នុង 10GBASE-R Design Example ជាមួយការចុះឈ្មោះ បានបើករបៀប
ព័ត៌មានពាក់ព័ន្ធ
Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
ផ្តល់ព័ត៌មានលម្អិតអំពីការធ្វើភ្លាមៗ និងកំណត់ប៉ារ៉ាម៉ែត្រនៃការរចនា MAC examples ។
១.២. Low Latency Ethernet 1.2G MAC និង XAUI PHY Intel FPGA IPs
XAUI PHY Intel FPGA IP ផ្តល់ XGMII ដល់ Low Latency Ethernet 10G MAC Intel FPGA IP និងអនុវត្តផ្លូវចំនួន 3.125 នីមួយៗក្នុងល្បឿន XNUMX Gbps នៅចំណុចប្រទាក់ PMD ។
XAUI PHY គឺជាការអនុវត្តស្រទាប់ជាក់ស្តែងនៃតំណភ្ជាប់ 10 Gigabit Ethernet ដែលបានកំណត់នៅក្នុងការបញ្ជាក់ IEEE 802.3ae-2008 ។
អ្នកអាចទទួលបានការរចនាយោងសម្រាប់ប្រព័ន្ធរង 10GbE ដែលត្រូវបានអនុវត្តដោយប្រើ Low Latency Ethernet 10G MAC និង XAUI PHY Intel FPGA IPs ពី Design Store ។ ការរចនានេះគាំទ្រការក្លែងធ្វើមុខងារ និងការធ្វើតេស្តផ្នែករឹងនៅលើឧបករណ៍អភិវឌ្ឍន៍ Intel ដែលបានកំណត់។
រូបភាពទី 4. គ្រោងការណ៍កំណត់ម៉ោង និងកំណត់ឡើងវិញសម្រាប់ Low Latency Ethernet 10G MAC និង XAUI PHY Reference Design 
ព័ត៌មានពាក់ព័ន្ធ
- Arria 10 Low Latency Ethernet 10G MAC និង XAUI PHY Reference Design
ផ្តល់ជូន files សម្រាប់ការរចនាឯកសារយោង។ - AN 794៖ Arria 10 Low Latency Ethernet 10G MAC និង XAUI PHY Reference Design
១.៣. Low Latency Ethernet 1.3G MAC និង 10G/1GbE និង 10GBASEKR PHY Intel Arria 10 FPGA IPs
1G/10GbE និង 10GBASE-KR PHY Intel Arria 10 FPGA IP ផ្តល់ MII, GMII និង XGMII ដល់ Low Latency Ethernet 10G MAC Intel FPGA IP ។
1G/10GbE និង 10GBASE-KR PHY Intel Arria 10 FPGA IP អនុវត្តឆានែលតែមួយ 10Mbps/100Mbps/1Gbps/10Gbps ស៊េរី PHY ។ ការរចនាផ្តល់នូវការភ្ជាប់ដោយផ្ទាល់ទៅនឹង 1G/10GbE dual speed SFP+ modules pluggable, 10M–10GbE 10GBASE-T និង 10M/100M/1G/10GbE 1000BASE-T ឧបករណ៍ PHY ខាងក្រៅទង់ដែង ឬ ចំណុចប្រទាក់ chip-to-chip ។ ស្នូល IP ទាំងនេះគាំទ្រអត្រាទិន្នន័យ 10Mbps/100Mbps/1Gbps/10Gbps ដែលអាចកំណត់ឡើងវិញបាន។
ក្រុមហ៊ុន Intel ផ្តល់នូវ dual-speed 1G/10GbE និង multi-speed 10Mb/100Mb/1Gb/10GbE design examples ហើយអ្នកអាចបង្កើតការរចនាទាំងនេះដោយថាមវន្តដោយប្រើ Low Latency
កម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ Ethernet 10G MAC Intel FPGA IP ។ ការរចនាគាំទ្រការក្លែងធ្វើមុខងារ និងការធ្វើតេស្តផ្នែករឹងនៅលើឧបករណ៍អភិវឌ្ឍន៍ Intel ដែលបានកំណត់។
ការអនុវត្តប្រព័ន្ធរងអ៊ីសឺរណិតច្រើនល្បឿនដោយប្រើ 1G/10GbE ឬ 10GBASE-KR PHY Intel Arria 10 FPGA IP ការរចនាតម្រូវឱ្យមានការរឹតបន្តឹង SDC ដោយដៃសម្រាប់នាឡិកា PHY IP ខាងក្នុង និងការដោះស្រាយការឆ្លងកាត់ដែននាឡិកា។ យោងទៅ altera_eth_top.sdc file នៅក្នុងការរចនា exampដើម្បីឱ្យដឹងបន្ថែមអំពីការកំណត់បង្កើត_បង្កើត_នាឡិកា, set_clock_groups និង set_false_path SDC កំណត់។
រូបភាពទី 5. គ្រោងការណ៍កំណត់ម៉ោង និងកំណត់ឡើងវិញសម្រាប់ Low Latency Ethernet 10G MAC និង Intel Arria 10 1G/10GbE និង 10GBASE-KR Design Example (របៀប 1G/10GbE)
រូបភាពទី 6. គ្រោងការណ៍កំណត់ម៉ោង និងកំណត់ឡើងវិញសម្រាប់ Low Latency Ethernet 10G MAC និង Intel Arria 10 1G/10GbE និង 10GBASE-KR Design Example (របៀប 10Mb/100Mb/1Gb/10GbE)
ព័ត៌មានពាក់ព័ន្ធ
Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
ផ្តល់ព័ត៌មានលម្អិតអំពីការធ្វើភ្លាមៗ និងកំណត់ប៉ារ៉ាម៉ែត្រនៃការរចនា MAC examples ។
១.៤. Low Latency Ethernet 1.4G MAC និង 10G/1G/2.5G/5G MultiRate Ethernet PHY Intel FPGA IPs
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP សម្រាប់ឧបករណ៍ Intel Arria 10 ផ្តល់ GMII និង XGMII ដល់ Low Latency Ethernet 10G MAC Intel FPGA IP។
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP សម្រាប់ឧបករណ៍ Intel Arria 10 អនុវត្តឆានែលតែមួយ 1G/2.5G/5G/10Gbps ស៊េរី PHY ។ ការរចនានេះផ្តល់នូវការភ្ជាប់ដោយផ្ទាល់ទៅ 1G/2.5GbE dual speed SFP+ modules pluggable, MGBASE-T និង NBASE-T copper external PHY devices, or chip-to-chip interfaces ។ IP ទាំងនេះគាំទ្រអត្រាទិន្នន័យ 1G/2.5G/5G/10Gbps ដែលអាចកំណត់រចនាសម្ព័ន្ធឡើងវិញបាន។
ក្រុមហ៊ុន Intel ផ្តល់ជូន dual-speed 1G/2.5GbE, multi-speed 1G/2.5G/10GbE MGBASE-T, និង multispeed 1G/2.5G/5G/10GbE MGBASE-T design examples ហើយអ្នកអាចបង្កើតការរចនាទាំងនេះដោយថាមវន្តដោយប្រើកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ Low Latency Ethernet 10G MAC Intel FPGA IP ។ ការរចនាគាំទ្រការក្លែងធ្វើមុខងារ និងការធ្វើតេស្តផ្នែករឹងនៅលើឧបករណ៍អភិវឌ្ឍន៍ Intel ដែលបានកំណត់។
រូបភាពទី 7. គ្រោងការណ៍កំណត់ម៉ោង និងកំណត់ឡើងវិញសម្រាប់ Low Latency Ethernet 10G MAC និង 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (របៀប 1G/2.5G)
សម្រាប់ការអនុវត្តប្រព័ន្ធរង 1G/2.5GbE និង 1G/2.5G/10GbE MBASE-T អ៊ីសឺរណិត ដោយប្រើ 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP Intel ណែនាំអ្នកឱ្យចម្លងម៉ូឌុលកំណត់រចនាសម្ព័ន្ធឧបករណ៍បញ្ជូនសារឡើងវិញ (alt_mge_rrfg_ sv) ផ្តល់ជូនជាមួយការរចនា exampលេ ម៉ូឌុលនេះកំណត់រចនាសម្ព័ន្ធល្បឿនឆានែលបញ្ជូនសារឡើងវិញពី 1G ទៅ 2.5G ឬទៅ 10G និងច្រាសមកវិញ។
ការអនុវត្តប្រព័ន្ធរង 1G/2.5GbE និង 1G/2.5G/10GbE MBASE-T Ethernet ក៏តម្រូវឱ្យមានការរឹតបន្តឹង SDC ដោយដៃសម្រាប់នាឡិកា PHY IP ខាងក្នុងផងដែរ។
និងការគ្រប់គ្រងការឆ្លងកាត់ដែននាឡិកា។ យោងទៅ altera_eth_top.sdc file នៅក្នុងការរចនា exampដើម្បីឱ្យដឹងបន្ថែមអំពីការកំណត់បង្កើត_បង្កើត_នាឡិកា, set_clock_groups និង set_false_path SDC កំណត់។
រូបភាពទី 8. គ្រោងការណ៍កំណត់ម៉ោង និងកំណត់ឡើងវិញសម្រាប់ Low Latency Ethernet 10G MAC និង 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (របៀប 1G/2.5G/10GbE MBASE-T) 
រូបភាពទី 9. គ្រោងការណ៍កំណត់ម៉ោង និងកំណត់ឡើងវិញសម្រាប់ Low Latency Ethernet 10G MAC និង 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (របៀប 1G/2.5G/5G/10GbE NBASE-T)
ព័ត៌មានពាក់ព័ន្ធ
Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ ផ្តល់ព័ត៌មានលម្អិតអំពីការធ្វើភ្លាមៗ និងកំណត់ប៉ារ៉ាម៉ែត្រនៃការរចនា MAC ឧamples ។
១.៥. ប្រវត្តិកែប្រែឯកសារសម្រាប់ AN 1.5៖ ការអនុវត្តគោលការណ៍ណែនាំសម្រាប់ប្រព័ន្ធរង 795G Ethernet ដោយប្រើ Low Latency 10G MAC Intel FPGA IP នៅក្នុងឧបករណ៍ Intel Arria 10
| កំណែឯកសារ | ការផ្លាស់ប្តូរ |
| 2020.10.28 | • ប្តូរឈ្មោះជា Intel ។ • ប្តូរឈ្មោះឯកសារជា AN 795៖ ការអនុវត្តគោលការណ៍ណែនាំសម្រាប់ប្រព័ន្ធរង 10G Ethernet ដោយប្រើ Low Latency 10G MAC Intel FPGA IP នៅក្នុងឧបករណ៍ Intel Arria 10។ |
| កាលបរិច្ឆេទ | កំណែ | ការផ្លាស់ប្តូរ |
| ខែកុម្ភៈ - 17 | 2017.02.01 | ការចេញផ្សាយដំបូង។ |
AN 795៖ ការអនុវត្តគោលការណ៍ណែនាំសម្រាប់ប្រព័ន្ធរង 10G Ethernet ដោយប្រើកម្រិតទាប
Latency 10G MAC Intel ® FPGA IP នៅក្នុងឧបករណ៍ Intel® Arria® 10
កំណែអនឡាញ
ផ្ញើមតិកែលម្អ
លេខសម្គាល់៖ 683347
កំណែ៖ 2020.10.28
ឯកសារ/ធនធាន
 |
intel AN 795 ការអនុវត្តគោលការណ៍ណែនាំសម្រាប់ប្រព័ន្ធរង 10G Ethernet ដោយប្រើ LATency 10G MAC ទាប [pdf] ការណែនាំអ្នកប្រើប្រាស់ AN 795 ការអនុវត្តគោលការណ៍ណែនាំសម្រាប់ប្រព័ន្ធរង 10G Ethernet ដោយប្រើ Latency ទាប 10G MAC, AN 795, ការអនុវត្តគោលការណ៍ណែនាំសម្រាប់ប្រព័ន្ធរង 10G Ethernet ដោយប្រើ Low Latency 10G MAC, ប្រព័ន្ធរង Ethernet ដោយប្រើ Low Latency 10G MAC, Low Latency 10G MAC |
