Interlaken (taranaka faha-2) Intel ®
Agilex™ FPGA IP Design Example
Torolàlana ho an'ny mpampiasa

Torolalana fanombohana haingana

Ny Interlaken (taranaka faha-2) FPGA IP core dia manome testbench simulation sy famolavolana fitaovana example izay manohana compilation sy hardware fitiliana. Rehefa mamorona ny drafitra example, ny editor parameter dia mamorona ho azy ny fileIlaina ny manao simulate, manangona ary manandrana ny famolavolana amin'ny hardware. Ny design example dia misy ihany koa amin'ny endri-javatra Interlaken Look-aside.
Ny testbench sy ny design example dia manohana ny NRZ sy PAM4 ho an'ny fitaovana E-tile. Ny Interlaken (taranaka faha-2) FPGA IP core dia mamorona endrika examples ho an'ny fitambaran'ny isan'ny lalana sy ny tahan'ny data.

Sary 1. Dingana fampandrosoana ho an'ny famolavolana Example

Ny Interlaken (taranaka faha-2) IP core design example manohana ireto endri-javatra manaraka ireto:

• Internal TX to RX serial loopback mode
• Mamorona fonosana habe raikitra ho azy
• Fahaiza-mijery fonosana fototra
• Fahaizana mampiasa System Console hamerenana ny famolavolana ho an'ny tanjona andrana indray
• PMA adaptation

Sary 2. Diagrama sakana avo lenta ho an'ny Interlaken (taranaka faha-2) Design Example

Fampahafantarana mifandraika

• Interlaken (taranaka faha-2) FPGA IP User Guide
• Interlaken (taranaka faha-2) Intel FPGA IP Release Notes

1.1. Fitakiana Hardware sy Software
Mba hitsapana ny example design, ampiasao ireto fitaovana sy rindrambaiko manaraka ireto:

• Intel® Prime Pro Edition rindrambaiko 21.3
• System Console
• Simulators tohanana:
  — Siemens* EDA ModelSim* SE na QuestaSim*
  — Synopsy* VCS*
  - Cadence * Xcelium *
• Intel Agilex® Quartus™ F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)

Fampahafantarana mifandraika
Intel Agilex F-Series Transceiver-SoC Development Kit Torolàlana ho an'ny mpampiasa
1.2. Rafitra lahatahiry
Ny Interlaken (taranaka faha-2) IP core design example file ny lahatahiry dia ahitana ireto vokatra manaraka ireto files ho an'ny famolavolana example.
Sary 3. Firafitry ny lahatahiry momba ny Interlaken (taranaka faha-2) Example Design

Ny fanamafisana ny fitaovana, ny simulation ary ny fitsapana files dia ao amin'nyample_installation_dir>/uflex_ilk_0_example_design.
Tabilao 1. Interlaken (taranaka faha-2) IP Core Hardware Design Example File Famaritana
IRETO files dia ao amin'nyample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus directory.

File anarana	Description
example_design.qpf	Tetikasa Intel Quartus Prime file.
example_design.qsf	Fandrafitra tetikasa Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Synopsys Design Constraint file. Azonao atao ny mandika sy manova ny endrikao manokana.
sysconsole_testbench.tcl	Main file mba hidirana amin'ny System Console

Tabilao 2. Interlaken (taranaka faha-2) IP Core Testbench File Description
izany file dia ao amin'nyample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl directory.

File Anarana	Description
top_tb.sv	Top-level testbench file.

Tabilao 3. nterlaken (taranaka faha-2) IP Core Testbench Scripts
IRETO files dia ao amin'nyample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench lahatahiry.

File Anarana	Description
vcstest.sh	Ny script VCS hampandehanana ny testbench.
vlog_pro.do	Ny script ModelSim SE na QuestaSim hampandehanana ny testbench.
xcelium.sh	Ny script Xcelium hampandehanana ny testbench.

1.3. Hardware Design Example Components
Ny exampNy famolavolana dia mampifandray ny rafitra sy ny famantaranandro fanondroan'ny PLL ary ny singa famolavolana ilaina. Ny example design dia manamboatra ny IP core amin'ny mode loopback anatiny ary mamorona fonosana amin'ny interface interface transfer data mpampiasa IP core TX. Ny IP core dia mandefa ireo fonosana ireo amin'ny lalana loopback anatiny amin'ny alàlan'ny transceiver.
Aorian'ny fandraisan'ny mpandray fototra IP ny fonosana amin'ny lalana loopback, dia manodina ny fonosana Interlaken izy ary mampita azy ireo amin'ny interface interface transfer data mpampiasa RX. Ny example design manamarina fa mifanaraka ny fonosana voaray sy nampitaina.
Ny fitaovana exampNy famolavolana dia misy PLL ivelany. Azonao atao ny mandinika ny lahatsoratra mazava files ny view sample code izay mampihatra fomba iray ahafahana mampifandray ny PLL ivelany amin'ny Interlaken (taranaka faha-2) FPGA IP.
Ny famolavolana fitaovana Interlaken (taranaka faha-2) example dia ahitana ireto singa manaraka ireto:

1. Interlaken (taranaka faha-2) FPGA IP
2. Packet Generator sy Packet Checker
3. JTAG controller izay mifandray amin'ny System Console. Mifandray amin'ny lojika mpanjifa amin'ny alàlan'ny System Console ianao.

Sary 4. Interlaken (taranaka faha-2) Design Hardware Exampny Diagrama sakana avo lenta ho an'ny fiovaovan'ny maody NRZ E-tile

Ny famolavolana fitaovana Interlaken (taranaka faha-2) exampizay mikendry ny fiovaovan'ny fomba E-tile PAM4 dia mitaky famantaranandro fanampiny mac_clkin izay vokarin'ny IO PLL. Ity PLL ity dia tsy maintsy mampiasa ny famantaranandro fanondro izay mitondra ny pll_ref_clk.

Sary 5. Interlaken (taranaka faha-2) Design Hardware Example High Level
Diagram sakana ho an'ny fiovaovan'ny maody PAM4 E-tile

Ho an'ny fiovaovan'ny fomba E-tile PAM4, rehefa azonao atao ny Mitahiry fantsona transceiver tsy ampiasaina ho an'ny mari-pamantarana PAM4, dia ampiana seranana famantaranandro fanondro fanampiny (pll_ref_clk [1]). Ity seranan-tsambo ity dia tsy maintsy mandeha amin'ny matetika mitovy amin'ny voafaritra ao amin'ny tonian-dahatsoratry ny parameter IP (Faran'ny famantaranandro fanondro ho an'ny fantsona voatahiry). Ny Tehirizo ny fantsona transceiver tsy ampiasaina ho an'ny PAM4 dia azo atao. Ny pin sy ny teritery mifandraika amin'ity famantaranandro ity dia hita ao amin'ny QSF rehefa misafidy Intel Stratix® 10 na Intel Agilex development kit ho an'ny famolavolana famolavolana ianao.
Ho an'ny design exampAmin'ny simulation, ny testbench dia mamaritra ny matetika mitovy ho an'ny pll_ref_clk [0] sy pll_ref_clk [1].
Fampahafantarana mifandraika
Intel Agilex F-Series Transceiver-SoC Development Kit Torolàlana ho an'ny mpampiasa
1.4. Mamorona ny Design

Sary 6. Fomba fiasa

Araho ireto dingana ireto mba hamoronana ny fitaovana example design sy testbench:

1. Ao amin'ny rindrambaiko Intel Quartus Prime Pro Edition, tsindrio File ➤ New Project Wizard hamorona tetikasa Intel Quartus Prime vaovao, na tsindrio File ➤ Open Project hanokafana tetikasa Intel Quartus Prime efa misy. Manosika anao hamaritra fitaovana iray ny mpamosavy.
2. Lazao ny fianakaviamben'ny fitaovana Agilex ary mifidiana fitaovana ho an'ny famolavolanao.
3. Ao amin'ny IP Catalog, tadiavo ary tsindrio indroa Interlaken (taranaka faha-2) Intel FPGA IP. Mipoitra ny fikandrana New IP Variant.
4. Manorata anarana ambony indrindra ho an'ny fiovaovana IP mahazatra anao. Ny tonian-dahatsoratra parameter dia mitahiry ny fiovaovan'ny IP ao anaty a file atao hoe .ip.
5. Tsindrio OK. Mipoitra ny tonian-dahatsoratra parameter.
   Sary 7. Eksample Design Tab ao amin'ny Interlaken (taranaka faha-2) Intel FPGA IP Parameter Editor
6. Ao amin'ny tabilao IP, mariho ny mari-pamantarana ho an'ny fiovaovana fototra IP anao.
7. Ao amin'ny tabilao PMA Adaptation, mariho ny mari-pamantarana fampifanarahana PMA raha mikasa ny hampiasa ny fampifanarahana PMA ho an'ny fiovaovan'ny fitaovana E-tile ianao.
   Ity dingana ity dia tsy voatery:
   • Fanteno Enable adaptation load soft IP safidy.
   Fanamarihana: Tsy maintsy alefanao ny safidy Enable Native PHY Debug Master Endpoint (NPDME) eo amin'ny tabilao IP rehefa alefa ny fampifanarahana PMA.
   • Mifidiana preset fampifanarahana PMA ho an'ny mari-pamantarana Fifantenana fampifanarahana PMA.
   • Kitiho ny PMA Adaptation Preload raha te hampiditra ny mari-pamantarana fampifanarahana voalohany sy mitohy.
   • Lazao ny isan'ny fanefena PMA ho tohanana rehefa alefa ny fanefena PMA maro amin'ny alalan'ny laharan'ny mari-pamantarana fanamafisana PMA.
   • Safidio ny tefitra PMA hapetraka na hotehirizina amin'ny alalan'ny Fifantenana tefitra PMA hapetraka na hotehirizina.
   • Kitiho ny Load adaptation avy amin'ny configuration PMA nofantenana mba hampidirana ny fanefena PMA voafantina.
   Raha mila fanazavana fanampiny momba ny mari-pamantarana fampifanarahana PMA dia jereo ny Torolàlana momba ny mpampiasa E-tile Transceiver PHY.
8. Ao amin'ny Example Design tab, safidio ny safidy Simulation hamoronana ny testbench, ary safidio ny safidy Synthesis hamokatra ny fitaovana exampfamolavolana.
   Fanamarihana: Tsy maintsy misafidy farafaharatsiny iray amin'ireo safidy Simulation na Synthesis ianao mamorona ny Example Design Files.
9. Ho an'ny endrika HDL vokarina, Verilog ihany no misy.
10. Ho an'ny Kit Development Target dia fidio ny safidy mety.
    Fanamarihana: Ny safidy Intel Agilex F-Series Transceiver SoC Development Kit dia tsy misy afa-tsy rehefa mamaritra ny anaran'ny fitaovana Intel Agilex ny tetikasanao manomboka amin'ny AGFA012 na AGFA014. Rehefa misafidy ny safidy Kit Fampandrosoana ianao, dia apetraka araka ny laharan'ny ampahan'ny fitaovana Intel Agilex Development Kit AGFB014R24A2E2V ny fanendrena pin ary mety tsy mitovy amin'ny fitaovana nofidinao. Raha mikasa ny hizaha toetra ny famolavolana amin'ny fitaovana amin'ny PCB hafa ianao, safidio ny safidy Tsy misy kitapom-pampandrosoana ary ataovy ny fanendrena pin mety ao amin'ny .qsf file.
11. Tsindrio Generate Example Design. Ny Select ExampMiseho ny varavarankely Design Directory.
12. Raha te hanova ny endrika exampny lalan'ny lahatahiry na anarana avy amin'ny default aseho (uflex_ilk_0_example_design), mijery ny lalana vaovao ary soraty ny endrika vaovao exampny anaran'ny directory.
13. Tsindrio OK.

Fampahafantarana mifandraika

• Intel Agilex F-Series Transceiver-SoC Development Kit Torolàlana ho an'ny mpampiasa
• E-tile Transceiver PHY User Guide

1.5. Manahaka ny Design Exampny Testbench
Jereo ny Interlaken (taranaka faha-2) Hardware Design Example sakana avo lenta ho an'ny fiovaovan'ny maodely NRZ E-tile sy Interlaken (taranaka faha-2) Famolavolana Hardware Example High Level Block ho an'ny E-tile PAM4 Mode Variations kisary fanakanana ny simulation testbench.

Sary 8. Fomba fiasa

Araho ireto dingana ireto mba hanaovana simulate ny testbench:

1. Ao amin'ny baikon'ny baiko, miova amin'ny lahatahiry simulation testbench. Ny lahatahiry diaample_installation_dir>/example_design/ testbench ho an'ny fitaovana Intel Agilex.
2. Alefaso ny script simulation ho an'ny simulator tohanana tianao. Ny script dia manangona sy mitantana ny testbench ao amin'ny simulator. Ny scripto dia tokony hanamarina fa mifanandrify ny isa SOP sy EOP rehefa vita ny simulation. Jereo ny tabilao Steps to Run Simulation.
   Table 4. Dingana amin'ny fampandehanana ny Simulation

   Simulator	torolalana
   ModelSim SE na QuestaSim	Ao amin'ny andalana baiko, soraty -do vlog_pro.do. Raha tianao ny manao simulate nefa tsy mitondra ny ModelSim GUI dia midira vsim -c -do vlog_pro.do
   VCS	Ao amin'ny andalana baiko, soraty ny sh vcstest.sh
   Xcelium	Ao amin'ny andalana baiko, soraty ny sh xcelium.sh

3. Diniho ny vokatra. Ny simulation mahomby dia mandefa sy mandray fonosana, ary mampiseho ny "Test PASSED".

Ny testbench ho an'ny design example mamita ireto asa manaraka ireto:

• Mamorona ny Interlaken (taranaka faha-2) Intel FPGA IP.
• Manonta ny sata PHY.
• Manamarina ny fandrindrana metaframe (SYNC_LOCK) sy ny sisin-tany (sakanana) (WORD_LOCK).
• Miandry ny hidin-dalana tsirairay sy hirindra.
• Manomboka mandefa fonosana.
• Manamarina ny antontan'isa fonosana:
  - lesoka CRC24
  - SOPs
  - EOPs

Ireto manaraka ireto sampNy vokatra dia mampiseho ny fitsapana simulation mahomby amin'ny fomba Interlaken:
*******************************************
INFO: Miandry ny fampifanarahana ny lalana.
Mirindra tsara avokoa ny lalan'ny resevera ary vonona handray ny fifamoivoizana.
***************************************************
***************************************************
INFO: Atombohy ny fandefasana fonosana
***************************************************
***************************************************
INFO: Atsaharo ny fandefasana fonosana
***************************************************
***************************************************
INFO: Fanamarinana ny antontan'isa momba ny fonosana
***************************************************
CRC 24 fahadisoana notaterina: 0
SOP nampitaina: 100
EOP nafindra: 100
SOP azo: 100
EOP azo: 100
Isan'ny fahadisoana ECC: 0
***************************************************
INFO: LASA ny fitsapana
***************************************************
Fanamarihana: Ny Interlaken design example simulation testbench dia mandefa fonosana 100 ary mahazo fonosana 100.
Ireto manaraka ireto sampNy vokatra dia mampiseho ny fahombiazan'ny fitsapana simulation amin'ny fomba Interlaken Look-aside:
Jereo ny TX sy RX Counter mitovy na tsia.
———————————————————-
READ_MM: adiresy 4000014 = 00000001.
———————————————————-
De-assert Counter mitovy bit.
———————————————————-
WRITE_MM: ny adiresy 4000001 dia mahazo 00000001.
WRITE_MM: ny adiresy 4000001 dia mahazo 00000000.
———————————————————-
RX_SOP COUNTER.
———————————————————-
READ_MM: adiresy 400000c = 0000006a.
———————————————————-
RX_EOP COUNTER.
READ_MM: adiresy 400000d = 0000006a.
———————————————————-
READ_MM: adiresy 4000010 = 00000000.
———————————————————-
Asehoy ny tatitra farany.
———————————————————-
0 lesoka hita
0 CRC24 fahadisoana notaterina
106 ny SOP nalefa
106 EOPs nalefa
106 ny SOP azo
EOP 106 no azo
———————————————————-
Vitao ny Simulation
———————————————————-
LASA NY FITSARANA
———————————————————-
Fanamarihana: Ny isan'ny fonosana (SOP sy EOP) dia miovaova isaky ny lalana ao amin'ny Interlaken Lookaside design example simulation sampny output.
Fampahafantarana mifandraika
Hardware Design Example Components ao amin'ny pejy 6
1.6. Manangona sy manamboatra ny Design Exampao amin'ny Hardware

Sary 9. Fomba fiasa

Manangona sy manao andrana fihetsiketsehana amin'ny fitaovana example design, araho ireto dingana ireto:

1. Ataovy azo antoka ny fitaovana exampvita ny generation le design.
2. Ao amin'ny rindrambaiko Intel Quartus Prime Pro Edition, sokafy ny tetikasa Intel Quartus Primeample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. Ao amin'ny menio Processing, tsindrio Start Compilation.
4. Rehefa vita ny fanangonana, a .sof file dia hita ao amin'ny lahatahiry voatondronao.
   Araho ireto dingana ireto mba hanomanana ny fitaovana exampNy famolavolana amin'ny fitaovana Intel Agilex:
5. Ampifandraiso amin'ny solosaina mpampiantrano ny Intel Agilex F-Series Transceiver-SoC Development Kit.
   b. Alefaso ny fampiharana Clock Control, izay ampahany amin'ny kitapom-pampandrosoana, ary mametraha frequence vaovao ho an'ny endrika talohaample. Ity ambany ity ny fanefana matetika amin'ny fampiharana Clock Control:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT- Apetraho amin'ny sandan'ny pll_ref_clk (1) araka ny fepetra takinao.
   c. Ao amin'ny Tools menu, tsindrio Programmer.
   d. Ao amin'ny Programmer, tsindrio Hardware Setup.
   e. Mifidiana fitaovana fandaharana.
   f. Safidio ary ampio ny Intel Agilex F-Series Transceiver-SoC Development Kit izay ahafahan'ny Intel Quartus Prime session afaka mifandray.
   g. Ataovy azo antoka fa napetraka amin'ny JTAG.
   h. Safidio ny fitaovana Intel Agilex ary tsindrio Add Device. Ny Programmer dia mampiseho kisary sakana amin'ny fifandraisana misy eo amin'ireo fitaovana eo amin'ny solaitrao.
   i. Eo amin'ny laharana miaraka amin'ny .sof-nao, jereo ny boaty misy ny .sof.
   j. Jereo ny boaty ao amin'ny tsanganana Program / Configure.
   k. Tsindrio Start.

Fampahafantarana mifandraika

• Programming Intel FPGA Devices eo amin’ny pejy faha-0
• Famakafakana sy fanamboaran-drafitra miaraka amin'ny System Console
• Intel Agilex F-Series Transceiver-SoC Development Kit Torolàlana ho an'ny mpampiasa

1.7. Fitsapana ny Hardware Design Example
Rehefa avy nanangona ny Interlaken (taranaka faha-2) Intel FPGA IP design exampary amboary ny fitaovanao, azonao atao ny mampiasa ny System Console mba handrafetana ny IP core sy ny rejistra fototra PHY IP Native.
Araho ireto dingana ireto mba hampiakatra ny System Console ary hizaha toetra ny famolavolana fitaovana talohaample:

1. Ao amin'ny rindrambaiko Intel Quartus Prime Pro Edition, ao amin'ny menio Tools, tsindrio ny System Debugging Tools ➤ System Console.
2. Change to theample_installation_dir>example_design/hwtest directory.
3. Mba hanokafana fifandraisana amin'ny JTAG master, soraty ity baiko manaraka ity: source sysconsole_testbench.tcl
4. Azonao atao ny mamelona ny maodely loopback serial amin'ny endrika manarakaample baiko:
   a. stat: Manonta ny mombamomba ny sata ankapobeny.
   b. sys_reset: Mamerina ny rafitra.
   c. loop_on: Mandeha ny loopback serial anatiny.
   d. run_example_design: Mampandeha ny endrika example.
   Fanamarihana: Tsy maintsy mihazakazaka baiko loop_on ianao alohan'ny run_example_design baiko.
   Ny run_example_design dia mitantana ireto baiko manaraka ireto amin'ny filaharana:
   sys_reset->stat->gen_on->stat->gen_off.
   Fanamarihana: Rehefa misafidy ny safidy Enable adaptation load soft IP ianao, ny run_exampNy baiko le_design dia manao ny calibration fampifanarahana voalohany amin'ny lafiny RX amin'ny alàlan'ny baiko run_load_PMA_configuration.
5. Azonao atao ny mamono ny maody loopback serial anatiny miaraka amin'ny endrika exampny baiko:
   a. loop_off: Mamono serial loopback anatiny.
6. Azonao atao ny mandamina ny IP core miaraka amin'ireto endrika fanampiny manaraka iretoample baiko:
   a. gen_on: Mampandeha ny famokarana fonosana.
   b. gen_off: Manakana ny famokarana fonosana.
   c. run_test_loop: Manatanteraka ny fitsapana ho an'ny fotoana ho an'ny fiovaovan'ny E-tile NRZ sy PAM4.
   d. clear_err: Esory ny bites rehetra mipetaka.
   e. set_test_mode : Mametraka andrana handeha amin'ny fomba manokana.
   f. get_test_mode: Manonta ny fomba fitsapana ankehitriny.
   g. set_burst_size : Mametraka habe mipoaka amin'ny bytes.
   h. get_burst_size: Manonta fampahalalana momba ny habeny.

Ny fitsapana mahomby dia manonta hafatra HW_TEST:PASS. Ity ambany ity ny mason-tsivana ho an'ny fitsapam-pahaizana:

• Tsy misy lesoka ho an'ny CRC32, CRC24, ary checker.
• Ny SOP sy ny EOP alefa dia tokony hifanaraka amin'ny voaray.

Ireto manaraka ireto sampNy vokatra dia mampiseho ny fitsapana mahomby amin'ny fomba Interlaken:
INFO: INFO: Atsaharo ny famokarana fonosana
==== TATITRA STATUS ====
TX KHz: 402813
RX KHz: 402813
Fanidiana matetika: 0x0000ff
TX PLL hidy: 0x000001
Ahitsio : 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
voahidy teny: 0x0000ff
sync hidy: 0x0000ff
Hadisoana CRC32: 0
Hadisoana CRC24: 0
Fahadisoan'ny mpitsikilo: 0
FIFO saina diso: 0x000000
SOP alefa: 1087913770
EOPs alefa: 1087913770
SOP azo: 1087913770
EOP azo: 1087913770
Nahitsy ny ECC : 0
Fahadisoana ECC: 0
Naharitra 161 seg hatramin'ny nisian'ny herinaratra
HW_TEST : LALANA
Ny fitsapana mahomby dia manonta HW_TEST : hafatra PASS. Ity ambany ity ny mason-tsivana ho an'ny fitsapam-pahaizana:

• Tsy misy lesoka ho an'ny CRC32, CRC24, ary checker.
• Ny SOP sy ny EOP alefa dia tokony hifanaraka amin'ny voaray.

Ireto manaraka ireto sampNy vokatra dia mampiseho ny fisedrana mahomby amin'ny fomba Interlaken Lookaside:
INFO: INFO: Atsaharo ny famokarana fonosana
==== TATITRA STATUS ====
TX KHz: 402813
RX KHz: 402812
Fanidiana matetika: 0x000fff
TX PLL hidy: 0x000001
Ahitsio : 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
teny hidy: 0x000fff
sync hidy: 0x000fff
Hadisoana CRC32: 0
Hadisoana CRC24: 0
Fahadisoan'ny mpitsikilo: 0
SOP alefa: 461
EOPs alefa: 461
SOP azo: 461
EOP azo: 461
Naharitra 171 seg hatramin'ny nisian'ny herinaratra
HW_TEST : LALANA

Design Example Description

Ny design example mampiseho ny fiasan'ny Interlaken IP core.
Fampahafantarana mifandraika
Interlaken (taranaka faha-2) FPGA IP User Guide
2.1. Design Example Fitondran-tena
Mba hitsapana ny famolavolana amin'ny fitaovana dia soraty ao amin'ny System Console ireto baiko manaraka ireto::

1. Loharano ny setup file:
   % loharanoample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Manaova fitsapana:
   % run_example_design
3. Ny famolavolana fitaovana Interlaken (taranaka faha-2) example mamita ireto dingana manaraka ireto:
   a. Mamerina ny IP Interlaken (taranaka faha-2).
   b. Mampifanaraka ny IP Interlaken (taranaka faha-2) amin'ny fomba loopback anatiny.
   c. Mandefa andian-tsarimihetsika Interlaken miaraka amin'ny angon-drakitra efa voafaritra mialoha ao amin'ny enta-mavesatra mankany amin'ny TX mpampiasa interface transfer data amin'ny IP core.
   d. Manamarina ny fonosana voaray ary mitatitra ny sata. Ny packet checker dia tafiditra ao amin'ny famolavolana hardware example dia manome ireto fahaiza-manamarina fonosana fototra manaraka ireto:
   • Manamarina fa marina ny filaharan'ny fonosana nampitaina.
   • Manamarina fa mifanandrify amin'ny sanda andrasana ny angona voaray amin'ny fiantohana ny fanisana ny fanombohan'ny fonosana (SOP) sy ny fiafaran'ny fonosana (EOP) rehefa alefa sy voaray.

2.2. Interface famantarana
Table 5. Design Example Interface Signals

Anaran'ny seranan-tsambo	tari-dalana	sakany (Bits)	Description
mgmt_clk	fahan'ny	1	Fampidirana famantaranandro rafitra. Tokony ho 100 MHz ny faharetan'ny famantaranandro.
pll_ref_clk /pll_ref_clk[1:0] (2)	fahan'ny	2-Jan	Transceiver famantaranandro famantarana. Mandeha ny RX CDR PLL.

Anaran'ny seranan-tsambo	tari-dalana	sakany (Bits)	Description
			pll_ref_clk[1] dia tsy misy afa-tsy rehefa azonao atao Tehirizo tsy ampiasaina Fanamarihana: fantsona transceiver ho an'ny PAM4 Parameter amin'ny fiovaovan'ny IP mode PAM4 E-tile.
rx_pin	fahan'ny	Isan'ny lalana	Receiver SERDES data pin.
tx_pin	Output	Isan'ny lalana	Alefaso ny pin data SERDES.
rx_pin_n	fahan'ny	Isan'ny lalana	Receiver SERDES data pin. Ity famantarana ity dia tsy misy afa-tsy amin'ny fiovaovan'ny fitaovana E-tile PAM4.
tx_pin_n	Output	Isan'ny lalana	Alefaso ny pin data SERDES. Ity famantarana ity dia tsy misy afa-tsy amin'ny fiovaovan'ny fitaovana E-tile PAM4.
mac_clk_pll_ref	fahan'ny	1	Ity famantarana ity dia tsy maintsy entin'ny PLL ary tsy maintsy mampiasa loharano famantaranandro mitovy amin'izay mitondra ny pll_ref_clk. Ity famantarana ity dia tsy misy afa-tsy amin'ny fiovaovan'ny fitaovana E-tile PAM4.
usr_pb_reset_n	fahan'ny	1	Famerenana rafitra.

Fampahafantarana mifandraika
Interface Signals
2.3. Soraty ny sarintany
Fanamarihana:

• Design ExampNy adiresy fisoratana anarana dia manomboka amin'ny 0x20** raha ny adiresy fisoratana anarana Interlaken IP core dia manomboka amin'ny 0x10**.
• Kaody fidirana: RO—Vakio Ihany, ary RW—Vakio/Manoratra.
• System console dia mamaky ny endrika example misoratra anarana sy mitatitra ny sata fitsapana eo amin'ny efijery.

Table 6. Design Example Register Map ho an'ny Interlaken Design Example

Offset	Anarana	Access	Description
8h00	Reserved
8h01	Reserved
8h02	Famerenana ny rafitra PLL	RO	Ny bits manaraka dia manondro ny fangatahana famerenan'ny rafitra PLL ary manome sanda: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8h03	Làlan'ny RX	RO	Manondro ny fampifanarahana ny lalana RX.
8h04	WORD voahidy	RO	[NUM_LANES–1:0] – Famantarana ny sisin-tany (block).

(2) Rehefa azonao atao ny Mitahiry fantsona transceiver tsy ampiasaina ho an'ny mari-pamantarana PAM4, dia ampiana seranana famantaranandro fanondro fanampiny hitahiry ny fantsona andevo PAM4 tsy ampiasaina.

Offset	Anarana	Access	Description
8h05	Voahidy ny sync	RO	[NUM_LANES–1:0] – Fandrindrana Metaframe.
8'h06 - 8'h09	Ny isan'ny hadisoana CRC32	RO	Manondro ny isan'ny fahadisoana CRC32.
8h0a	Ny isan'ny hadisoana CRC24	RO	Manondro ny isan'ny fahadisoana CRC24.
8h0b	Famantarana mihoa-pampana/midina	RO	Ny bits manaraka dia manondro: • Bit [3] – famantarana ambany TX • Bit [2] – famantarana mihoatry ny TX • Bit [1] – famantarana mihoa-pampana RX
8h0c	SOP isa	RO	Manondro ny isan'ny SOP.
8h0d	Ny isan'ny EOP	RO	Manondro ny isan'ny EOP
8'h0E	Isan'ny lesoka	RO	Manondro ny isan'ny lesoka manaraka: • Fahaverezan'ny firindran'ny lalana • Teny fifehezana tsy ara-dalàna • Fomba fanamboarana tsy ara-dalàna • Tsy misy famantarana SOP na EOP
8h0f	send_data_mm_clk	RW	Manorata 1 hatramin'ny bit [0] mba ahafahan'ny signal generator.
8h10	Error checker		Manondro ny lesoka mpitsikilo. (Esory ny angon-drakitra SOP, ny laharan'ny fantsona ary ny lesoka data PLD)
8h11	System PLL hidy	RO	Ny bit [0] dia manondro famantarana hidin-trano PLL.
8h14	Ny isan'ny TX SOP	RO	Manondro ny isan'ny SOP novokarin'ny mpamokatra fonosana.
8h15	Ny isan'ny TX EOP	RO	Manondro ny isan'ny EOP vokarin'ny mpamokatra fonosana.
8h16	Fonosana mitohy	RW	Manorata 1 hatramin'ny bit [0] mba ahafahan'ny fonosana mitohy.
8h39	Isan'ny fahadisoana ECC	RO	Manondro ny isan'ny lesoka ECC.
8h40	ECC nanitsy ny isan'ny lesoka	RO	Manondro ny isan'ny lesoka ECC voahitsy.

Table 7. Design Example Sarintany fisoratana anarana ho an'ny Interlaken Look-aside Design Example
Ampiasao ity sarintany fisoratana anarana ity rehefa mamorona ny endrika example miaraka amin'ny Enable Interlaken Look-aside mode paramater narehitra.

Offset	Anarana	Access	Description
8h00	Reserved
8h01	Counter reset	RO	Manorata 1 amin'ny bit [0] mba hanesorana ny TX sy RX counter mitovy bit.
8h02	Famerenana ny rafitra PLL	RO	Ny bits manaraka dia manondro ny fangatahana famerenan'ny rafitra PLL ary manome sanda: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8h03	Làlan'ny RX	RO	Manondro ny fampifanarahana ny lalana RX.
8h04	WORD voahidy	RO	[NUM_LANES–1:0] – Famantarana ny sisin-tany (block).
8h05	Voahidy ny sync	RO	[NUM_LANES–1:0] – Fandrindrana Metaframe.
8'h06 - 8'h09	Ny isan'ny hadisoana CRC32	RO	Manondro ny isan'ny fahadisoana CRC32.
8h0a	Ny isan'ny hadisoana CRC24	RO	Manondro ny isan'ny fahadisoana CRC24.

Offset	Anarana	Access	Description
8h0b	Reserved
8h0c	SOP isa	RO	Manondro ny isan'ny SOP.
8h0d	Ny isan'ny EOP	RO	Manondro ny isan'ny EOP
8'h0E	Isan'ny lesoka	RO	Manondro ny isan'ny lesoka manaraka: • Fahaverezan'ny firindran'ny lalana • Teny fifehezana tsy ara-dalàna • Fomba fanamboarana tsy ara-dalàna • Tsy misy famantarana SOP na EOP
8h0f	send_data_mm_clk	RW	Manorata 1 hatramin'ny bit [0] mba ahafahan'ny signal generator.
8h10	Error checker	RO	Manondro ny lesoka mpitsikilo. (Esory ny angon-drakitra SOP, ny laharan'ny fantsona ary ny lesoka data PLD)
8h11	System PLL hidy	RO	Ny bit [0] dia manondro famantarana hidin-trano PLL.
8h13	Isan'ny fahatarana	RO	Manondro ny isan'ny latency.
8h14	Ny isan'ny TX SOP	RO	Manondro ny isan'ny SOP novokarin'ny mpamokatra fonosana.
8h15	Ny isan'ny TX EOP	RO	Manondro ny isan'ny EOP vokarin'ny mpamokatra fonosana.
8h16	Fonosana mitohy	RO	Manorata 1 hatramin'ny bit [0] mba ahafahan'ny fonosana mitohy.
8h17	TX sy RX counter mitovy	RW	Manondro TX sy RX counter dia mitovy.
8h23	Alefaso ny latency	WO	Manorata 1 hatramin'ny bit [0] mba ahafahana mandrefy latency.
8h24	Vonona ny latency	RO	Manondro fa efa vonona ny fandrefesana fahatarana.

Interlaken (taranaka faha-2) Intel Agilex FPGA IP Design Example User Guide Archives

Ho an'ny dikan-teny farany sy teo aloha an'ity torolàlana mpampiasa ity dia jereo ny Interlaken (2nd Generation) Intel Agilex FPGA IP Design Example User Guide Version HTML. Safidio ny version ary tsindrio ny Download. Raha tsy voatanisa ny dikan-teny IP na rindrambaiko, dia mihatra ny torolalana momba ny mpampiasa ho an'ny IP na dikan-tsarimihetsika teo aloha.
Ny dikan-teny IP dia mitovy amin'ny dikan'ny rindrambaiko Intel Quartus Prime Design Suite hatramin'ny v19.1. Avy amin'ny rindrankajy Intel Quartus Prime Design Suite version 19.2 na aoriana, manana rafitra fanokafana IP vaovao ny cores IP.

Tantara fanavaozana antontan-taratasy ho an'ny Interlaken (taranaka faha-2) Intel Agilex FPGA IP Design Example User Guide

Document Version	Intel Quartus Prime Version	IP Version	FIOVANA
2022.08.03	21.3	20.0.1	Nahitsy ny fitaovana OPN ho an'ny Intel Agilex F-Series Transceiver-SoC Development Kit.
2021.10.04	21.3	20.0.1	• Fanampiana fanampiny ho an'ny simulator QuestaSim. • Nesorina ny fanohanana ny NCSim simulator.
2021.02.24	20.4	20.0.1	• Fanampiana fanampiny momba ny fitehirizana ny fantsona transceiver tsy ampiasaina ho an'ny PAM4 ao amin'ny fizarana: Hardware Design Example Components. • Nampiana ny famariparitana famantarana pll_ref_clk[1] tao amin'ny fizarana: Famantaran'ny Interface.
2020.12.14	20.4	20.0.0	• Nohavaozina sampNy vokatra andrana hardware ho an'ny maody Interlaken sy ny fomba Interlaken Look-aside ao amin'ny fizarana Fitsapana ny Hardware Design Example. • Sarintany fisoratana anarana nohavaozina ho an'ny endrika Interlaken Look-aside example ao amin'ny fizarana Register Map. • Nanampy fepetra mandalo ho an'ny fitsapana fitaovana mahomby amin'ny fizarana Fitsapana ny Hardware Design Example.
2020.10.16	20.2	19.3.0	Ny baiko voahitsy hampandeha ny calibration fampifanarahana voalohany amin'ny lafiny RX amin'ny Fitsapana ny Hardware Design Example section.
2020.06.22	20.2	19.3.0	• Ny famolavolana exampazo alaina amin'ny fomba Interlaken Look-side. • Fitsapana fitaovana momba ny famolavolana example dia misy amin'ny fiovaovan'ny fitaovana Intel Agilex. • Sary fanampiny: Diagrama sakana avo lenta ho an'ny Interlaken (taranaka faha-2) Design Example. • Nohavaozina ny fizarana manaraka: – Fitakiana Hardware sy Software – Firafitry ny lahatahiry • Nanova ireto tarehimarika manaraka ireto mba hampidirana fanavaozana mifandraika amin'ny Interlaken Look-aside: – Sary: Interlaken (taranaka faha-2) Design Hardware Example High Diagram sakana ambaratonga ho an'ny fiovaovan'ny fomba NRZ E-tile – Sary: Interlaken (taranaka faha-2) Design Hardware Exampny Diagrama sakana avo lenta ho an'ny fiovaovan'ny maody PAM4 • Sary nohavaozina: IP Parameter Editor. • Fanampiana fanampiny momba ny fampandehanana matetika ao amin'ny fampiharana fanaraha-maso ny famantaranandro ao amin'ny fizarana Manangona sy manamboatra ny Design Exampao amin'ny Hardware.

Document Version	Intel Quartus Prime Version	IP Version	FIOVANA
			• Nampiana voka-panadinana ho an'ny Interlaken Look amin'ireto fizarana manaraka ireto: - Manao simulation ny Design Exampny Testbench – Fitsapana ny Hardware Design Example • Nampiana famantarana vaovao ao amin'ny fizarana Interface Signals: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • Sarintany fisoratana anarana fanampiny ho an'ny endrika Interlaken Look-aside exampao amin'ny fizarana: Register Map.
2019.09.30	19.3	19.2.1	Nesorina ny clk100. Ny mgmt_clk dia toy ny famantaranandro famantarana ny IO PLL amin'ireto manaraka ireto: • Sary: Interlaken (taranaka faha-2) Design Hardware Example Diagrama sakana avo lenta ho an'ny fiovaovan'ny maody NRZ E-tile. • Sary: Interlaken (taranaka faha-2) Design Hardware ExampNy kisary sakana avo lenta ho an'ny fiovaovan'ny fomba PAM4 E-tile.
2019.07.01	19.2	19.2	Famoahana voalohany.

Intel Corporation. Zo rehetra voatokana. Ny Intel, ny logo Intel, ary ny marika Intel hafa dia marika famantarana ny Intel Corporation na ny sampany. Ny Intel dia manome antoka ny fahombiazan'ny vokatra FPGA sy ny semiconductor amin'ny fepetra ankehitriny mifanaraka amin'ny fiantohana manara-penitra an'ny Intel, saingy manana zo hanova ny vokatra sy serivisy amin'ny fotoana rehetra tsy misy filazana. Tsy mandray andraikitra na andraikitra avy amin'ny fampiharana na fampiasana fampahalalana, vokatra na serivisy voalaza eto ny Intel afa-tsy izay neken'ny Intel an-tsoratra. Manoro hevitra ny mpanjifa Intel mba hahazo ny kinova farany momba ny fanondroana fitaovana alohan'ny hianteherana amin'ny fampahalalana navoaka sy alohan'ny hametrahana baiko ho an'ny vokatra na serivisy.
* Ny anarana sy ny marika hafa dia azo lazaina ho fananan'ny hafa.
ISO
9001:2015
voasoratra anarana
Interlaken (taranaka faha-2) Intel® Agilex™ FPGA IP Design Example User Guide

Online Version
Alefaso ny valiny
ID: 683800
UG-20239
Dikan-teny: 2022.08.03

Documents / Loharano

intel Interlaken (taranaka faha-2) Agilex FPGA IP Design Example [pdf] Torolàlana ho an'ny mpampiasa Interlaken 2nd Generation Agilex FPGA IP Design Example, Interlaken, Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Design Example

References

• User Manual