Interlaken (2. põlvkond) Intel ®
Agilex™ FPGA IP disain Example
Kasutusjuhend
Kiirjuhend
Interlakeni (2. põlvkonna) FPGA IP-tuum pakub simulatsioonitesti ja riistvaradisainiample, mis toetab kompileerimist ja riistvara testimist. Kui loote kujunduse ntample, loob parameetriredaktor automaatselt fileon vajalik disaini simuleerimiseks, kompileerimiseks ja testimiseks riistvaras. Disain example on saadaval ka Interlakeni vaatamise funktsiooni jaoks.
Katselaud ja disain example toetab NRZ ja PAM4 režiimi E-tile seadmete jaoks. Interlakeni (2. põlvkonna) FPGA IP-tuum genereerib disaini examples kõigi toetatud radade arvu ja andmeedastuskiiruste kombinatsioonide jaoks.
Joonis 1. Disaini väljatöötamise sammud Example
Interlakeni (2. põlvkonna) IP-tuuma disain example toetab järgmisi funktsioone:
- Sisemine TX to RX jada tagasisilmusrežiim
- Loob automaatselt fikseeritud suurusega pakette
- Põhilised pakettide kontrollimise võimalused
- Võimalus kasutada süsteemikonsooli kujunduse lähtestamiseks uuesti testimise eesmärgil
- PMA kohanemine
Joonis 2. Interlakeni (2. põlvkonna) disaini kõrgetasemeline plokkskeem Example
Seotud teave
- Interlakeni (2. põlvkonna) FPGA IP kasutusjuhend
- Interlakeni (2. põlvkonna) Inteli FPGA IP väljalaskemärkmed
1.1. Riist- ja tarkvaranõuded
Et testida endistampdisaini, kasutage järgmist riist- ja tarkvara:
- Intel® Prime Pro Editioni tarkvara versioon 21.3
- Süsteemi konsool
- Toetatud simulaatorid:
— Siemens* EDA ModelSim* SE või QuestaSim*
— kokkuvõte* VCS*
— kadents* Xcelium* - Intel Agilex® Quartus™ F-seeria transiiver-SoC arenduskomplekt (AGFB014R24A2E2V)
Seotud teave
Intel Agilex F-seeria transiiver-SoC arenduskomplekti kasutusjuhend
1.2. Kataloogi struktuur
Interlakeni (2. põlvkonna) IP-tuuma disain example file kataloogid sisaldavad järgmist genereeritud files disaini jaoks ntample.
Joonis 3. Loodud Interlakeni (2. põlvkonna) kataloogistruktuur Example Kujundus
Riistvara konfiguratsioon, simulatsioon ja test files asuvadample_installation_dir>/uflex_ilk_0_example_design.
Tabel 1. Interlakeni (2. põlvkonna) IP Core riistvara disain Näidample File Kirjeldused
Need files asuvadample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus kataloog.
| File Nimed | Kirjeldus |
| example_design.qpf | Intel Quartus Prime projekt file. |
| example_design.qsf | Intel Quartus Prime'i projekti sätted file |
| example_design.sdc jtag_timing_template.sdc | Sünopsise disainipiirang file. Saate oma disaini jaoks kopeerida ja muuta. |
| sysconsole_testbench.tcl | Peamine file süsteemikonsooli juurdepääsuks |
Tabel 2. Interlakeni (2. põlvkonna) IP Core Testbench File Kirjeldus
See file asubample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl kataloog.
| File Nimi | Kirjeldus |
| top_tb.sv | Tipptasemel katselaud file. |
Tabel 3. nterlakeni (2. põlvkonna) IP Core Testbenchi skriptid
Need files asuvadample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench kataloog.
| File Nimi | Kirjeldus |
| vcstest.sh | VCS-i skript testbenchi käitamiseks. |
| vlog_pro.do | ModelSim SE või QuestaSim skript katsepingi käitamiseks. |
| xcelium.sh | Xceliumi skript testbenchi käivitamiseks. |
1.3. Riistvara disain Example Komponendid
Endineample design ühendab süsteemi- ja PLL-i referentskellad ning vajalikud disainikomponendid. Endineample design konfigureerib IP-tuuma sisemise loopback režiimis ja genereerib pakette IP-tuuma TX kasutaja andmeedastusliideses. IP-tuum saadab need paketid transiiveri kaudu sisemisel tagasisilmusteel.
Pärast seda, kui IP-tuuma vastuvõtja võtab tagasisilmusteel olevad paketid vastu, töötleb see Interlakeni pakette ja edastab need RX-i kasutaja andmeedastusliidese kaudu. Endineample disain kontrollib vastuvõetud ja edastatud pakettide vastavust.
Riistvara example disain sisaldab väliseid PLL-e. Saate uurida selget teksti files to view sample kood, mis rakendab üht võimalikku meetodit väliste PLL-ide ühendamiseks Interlakeni (2. põlvkonna) FPGA IP-ga.
Interlakeni (2. põlvkonna) riistvara disain example sisaldab järgmisi komponente:
- Interlakeni (2. põlvkonna) FPGA IP
- Paketigeneraator ja pakettide kontrollija
- JTAG kontroller, mis suhtleb süsteemikonsooliga. Suhtlete kliendiloogikaga süsteemikonsooli kaudu.
Joonis 4. Interlakeni (2. põlvkonna) riistvaradisain Example kõrgetasemeline plokkskeem E-tile NRZ režiimi variatsioonide jaoks
Interlakeni (2. põlvkonna) riistvara disain example, mis sihib E-tile PAM4 režiimi variatsioone, nõuab täiendavat kella mac_clkin, mille IO PLL genereerib. See PLL peab kasutama sama võrdluskella, mis juhib faili pll_ref_clk.
Joonis 5. Interlakeni (2. põlvkonna) riistvaradisain Exampkõrge tase
E-tile PAM4 režiimi variatsioonide plokkskeem
E-tile PAM4 režiimi variatsioonide jaoks, kui lubate parameetri Säilita kasutamata transiiveri kanalid PAM4 jaoks, lisatakse täiendav võrdluskella port (pll_ref_clk [1]). Seda porti tuleb juhtida samal sagedusel, mis on määratletud IP-parameetrite redaktoris (säilitatud kanalite kella võrdlussagedus). Kasutamata transiiverikanalite säilitamine PAM4 jaoks on valikuline. Sellele kellale määratud tihvt ja sellega seotud piirangud on nähtavad QSF-is, kui valite disaini loomiseks Intel Stratix® 10 või Intel Agilexi arenduskomplekti.
Disaini jaoks ntampSimulatsioonis määratleb testbench alati sama sageduse pll_ref_clk[0] ja pll_ref_clk[1] jaoks.
Seotud teave
Intel Agilex F-seeria transiiver-SoC arenduskomplekti kasutusjuhend
1.4. Disaini loomine
Joonis 6. Protseduur
Järgige neid samme, et luua näiteks riistvaraampprojekteerimine ja katsestend:
- Klõpsake tarkvaras Intel Quartus Prime Pro Edition File ➤ Uue projekti viisard, et luua uus Intel Quartus Prime projekt, või klõpsake nuppu File ➤ Olemasoleva Intel Quartus Prime'i projekti avamiseks avage projekt. Viisard palub teil määrata seadme.
- Määrake Agilexi seadmete perekond ja valige oma disaini jaoks seade.
- Otsige üles ja topeltklõpsake IP-kataloogis Interlaken (2nd Generation) Intel FPGA IP. Ilmub aken New IP Variant.
- Määrake tipptaseme nimi teie kohandatud IP-variatsiooni jaoks. Parameetriredaktor salvestab IP-variatsiooni sätted a file nimega .ip.
- Klõpsake nuppu OK. Ilmub parameetriredaktor.
Joonis 7. Näideample Disain vahekaart Interlakeni (2. põlvkonna) Inteli FPGA IP-parameetrite redaktoris
- Määrake vahekaardil IP oma IP-tuumavariatsiooni parameetrid.
- Kui kavatsete oma E-tile seadme variatsioonide jaoks kasutada PMA kohandust, määrake vahekaardil PMA kohandus PMA kohandamise parameetrid.
See samm on valikuline:
• Valige Luba kohandamise laadimise pehme IP valik.
Märkus. Kui PMA-kohandamine on lubatud, peate vahekaardil IP lubama suvandi Luba omamaise PHY silumise põhilõpp-punkt (NPDME).
• Valige PMA adaptatsiooni eelseadistus PMA adaptatsiooni jaoks Valige parameeter.
• Esialgsete ja pidevate kohandamisparameetrite laadimiseks klõpsake nuppu PMA Adaptation Preload.
• Määrake toetatavate PMA konfiguratsioonide arv, kui lubatud on mitu PMA konfiguratsiooni, kasutades PMA konfiguratsiooniparameetri numbrit.
• Valige, milline PMA konfiguratsioon laadida või salvestada, kasutades selleks Valige laadimiseks või salvestamiseks PMA konfiguratsioon.
• Valitud PMA konfiguratsiooni sätete laadimiseks klõpsake nuppu Laadi kohandus valitud PMA konfiguratsioonist.
Lisateavet PMA kohandusparameetrite kohta leiate E-tile Transceiver PHY kasutusjuhendist. - On Exampvahekaardil Disain, valige teststendi loomiseks suvand Simulatsioon ja riistvara genereerimiseks valige suvand Sünteesampdisain.
Märkus. Peate valima vähemalt ühe suvanditest Simulatsioon või Süntees, mis loob Example Kujundus Files. - Loodud HDL-vormingu jaoks on saadaval ainult Verilog.
- Target Development Kit jaoks valige sobiv valik.
Märkus. Intel Agilexi F-seeria transiiveri SoC arenduskomplekti valik on saadaval ainult siis, kui teie projekt määrab Intel Agilexi seadme nime, mis algab AGFA012 või AGFA014. Kui valite arenduskomplekti, määratakse tihvtide määramised vastavalt Intel Agilexi arenduskomplekti seadme osanumbrile AGFB014R24A2E2V ja võivad teie valitud seadmest erineda. Kui kavatsete kujundust testida riistvaraga mõnel muul PCB-l, valige suvand Arenduskomplekti pole ja tehke .qsf-is vastavad viigumäärangud file. - Klõpsake nuppu Genereeri eksample Disain. Vali ExampIlmub aken Design Directory.
- Kui soovite kujundust muuta, ntample kataloogi tee või nimi kuvatavatest vaikeväärtustest (uflex_ilk_0_example_design), sirvige uut teed ja tippige uus kujundus example kataloogi nimi.
- Klõpsake nuppu OK.
Seotud teave
- Intel Agilex F-seeria transiiver-SoC arenduskomplekti kasutusjuhend
- E-tile transiiver PHY kasutusjuhend
1.5. Disaini simuleerimine Example Testbench
Vt Interlakeni (2. põlvkonna) riistvaradisaini eksampkõrgetasemeline plokk E-tile NRZ-režiimi variatsioonide ja Interlakeni (2. põlvkonna) riistvaradisaini jaoksample High Level Block for E-tile PAM4 Mode Variatsioonid simulatsiooni katsestendi plokkskeemid.
Joonis 8. Protseduur
Katsepingi simuleerimiseks järgige neid samme.
- Minge käsurealt testbenchi simulatsioonikataloogi. Kataloog onample_installation_dir>/example_design/ testbench Intel Agilexi seadmete jaoks.
- Käivitage simulatsiooniskript teie valitud toetatud simulaatori jaoks. Skript kompileerib ja käivitab simulaatoris testimise. Teie skript peaks pärast simulatsiooni lõppemist kontrollima, kas SOP- ja EOP-loendurid ühtivad. Vaadake tabelit Simulatsiooni käivitamise sammud.
Tabel 4. Simulatsiooni käivitamise sammudSimulaator Juhised ModelSim SE või QuestaSim Tippige käsureale -do vlog_pro.do. Kui eelistate simuleerida ilma ModelSim GUI-d kasutamata, tippige vsim -c -do vlog_pro.do VCS Tippige käsureale sh vcstest.sh Xcelium Tippige käsureale sh xcelium.sh - Analüüsige tulemusi. Edukas simulatsioon saadab ja võtab vastu pakette ning kuvab teade "Test PASSED".
Disaini katselaud ntample täidab järgmised ülesanded:
- Moodustab Interlakeni (2. põlvkonna) Inteli FPGA IP.
- Prindib PHY oleku.
- Kontrollib metakaadri sünkroonimist (SYNC_LOCK) ja sõna (ploki) piire (WORD_LOCK).
- Ootab, kuni üksikud sõidurajad lukustatakse ja joondatakse.
- Alustab pakettide edastamist.
- Kontrollib pakettide statistikat:
- CRC24 vead
— SOP-id
— EOP-d
Järgmised sampväljund illustreerib edukat simulatsioonikatset Interlakeni režiimis:
**********************************************
INFO: ootan radade joondamist.
Kõik vastuvõturajad on joondatud ja valmis liiklust vastu võtma.
****************************************************** *
****************************************************** *
INFO: alustage pakettide edastamist
****************************************************** *
****************************************************** *
INFO: lõpetage pakettide edastamine
****************************************************** *
****************************************************** *
INFO: pakettide statistika kontrollimine
****************************************************** *
CRC 24 vead: 0
Edastatud standardprotseduurid: 100
Edastatud EOP: 100
Saadud standardseid tegevusi: 100
Saadud EOP-d: 100
ECC vigade arv: 0
****************************************************** *
INFO: Test LÄBI
****************************************************** *
Märkus. Interlakeni disain example simulation testbench saadab 100 paketti ja võtab vastu 100 paketti.
Järgmised sampväljund illustreerib edukat simulatsioonikatset Interlakeni kõrvalevaaterežiimis:
Kontrollige, kas TX ja RX loendur on võrdsed või mitte.
———————————————————--
READ_MM: aadress 4000014 = 00000001.
———————————————————--
Tühista loenduri võrdne bitt.
———————————————————--
WRITE_MM: aadress 4000001 saab 00000001.
WRITE_MM: aadress 4000001 saab 00000000.
———————————————————--
RX_SOP LOEND.
———————————————————--
READ_MM: aadress 400000c = 0000006a.
———————————————————--
RX_EOP LOEND.
READ_MM: aadress 400000d = 0000006a.
———————————————————--
READ_MM: aadress 4000010 = 00000000.
———————————————————--
Kuva lõpparuanne.
———————————————————--
0 Tuvastatud viga
Teatatud on 0 CRC24 veast
Edastatud 106 SOP-d
Edastatud 106 EOP-d
Saadud 106 SOP-i
Laekus 106 EOP-i
———————————————————--
Lõpeta simulatsioon
———————————————————--
KATSE LÄBETUD
———————————————————--
Märkus. Pakettide arv (SOP-d ja EOP-d) varieerub Interlaken Lookaside'i kujunduses rajatiample simulatsioon sample väljund.
Seotud teave
Riistvara disain Example Komponendid leheküljel 6
1.6. Disaini koostamine ja konfigureerimine Example riistvaras
Joonis 9. Protseduur
Riistvara näidistesti koostamiseks ja käivitamiseksampkujundamisel järgige neid samme:
- Veenduge, et riistvara ntampdisaini genereerimine on lõppenud.
- Avage Intel Quartus Prime Pro Editioni tarkvaras projekt Intel Quartus Primeample_installation_dir>/example_design/quartus/ example_design.qpf>.
- Menüüs Töötlemine klõpsake nuppu Alusta kompileerimist.
- Pärast edukat koostamist ilmus .sof file on saadaval teie määratud kataloogis.
Järgige neid samme, et programmeerida riistvara exampkujundus Intel Agilexi seadmes: - Ühendage Intel Agilex F-Series Transceiver-SoC arenduskomplekt hostarvutiga.
b. Käivitage arenduskomplekti kuuluv rakendus Clock Control ja määrake kujundusele uued sagedusedample. Allpool on sageduse seadistus rakenduses Clock Control:
• Si5338 (U37), CLK1- 100 MHz
• Si5338 (U36), CLK2- 153.6 MHz
• Si549 (Y2), OUT – määrake väärtusele pll_ref_clk (1) vastavalt oma disaininõuetele.
c. Menüüs Tööriistad klõpsake nuppu Programmeerija.
d. Programmeerijas klõpsake nuppu Riistvara häälestus.
e. Valige programmeerimisseade.
f. Valige ja lisage Intel Agilexi F-seeria transiiver-SoC arenduskomplekt, millega teie Intel Quartus Prime'i seanss saab ühenduse luua.
g. Veenduge, et režiimiks on valitud JTAG.
h. Valige Intel Agilexi seade ja klõpsake nuppu Lisa seade. Programmeerija kuvab teie pardal olevate seadmete vaheliste ühenduste plokkskeemi.
i. Märkige oma .sof-i real märkeruut faili .sof jaoks.
j. Märkige ruut veerus Program/Configure.
k. Klõpsake nuppu Start.
Seotud teave
- Inteli FPGA seadmete programmeerimine 0. leheküljel
- Disainilahenduste analüüsimine ja silumine süsteemikonsooliga
- Intel Agilex F-seeria transiiver-SoC arenduskomplekti kasutusjuhend
1.7. Riistvara disaini testimine Example
Pärast Interlakeni (2. põlvkonna) Inteli FPGA IP-tuumadisaini kompileerimist, ntample ja konfigureerida oma seadet, saate süsteemikonsooli abil programmeerida IP-tuuma ja selle manustatud PHY IP-tuumaregistreid.
Järgige neid samme, et avada süsteemikonsooli ja testida riistvara disaini ntample:
- Tarkvara Intel Quartus Prime Pro Edition menüüs Tööriistad klõpsake Süsteemi silumistööriistad ➤ Süsteemikonsool.
- Muuda vastuample_installation_dir>example_design/ hwtest kataloog.
- Ühenduse avamiseks JTAG master, tippige järgmine käsk: source sysconsole_testbench.tcl
- Saate sisse lülitada sisemise jada tagasilülituse režiimi järgmise kujundusega, ntampkäsud:
a. stat: prindib üldise olekuteabe.
b. sys_reset: lähtestab süsteemi.
c. loop_on: lülitab sisse sisemise jada tagasisilmuse.
d. run_example_design: Käivitab kujunduse ntample.
Märkus. Enne run_ex peate käivitama käsu loop_onample_design käsk.
Run_example_design käivitab järgmised käsud järjestuses:
sys_reset->stat->gen_on->stat->gen_off.
Märkus.: Kui valite suvandi Luba kohandamise laadimise pehme IP, kuvatakse run_example_design käsk teostab esialgse kohandamise kalibreerimise RX-i poolel, käivitades käsu run_load_PMA_configuration. - Sisemise jada tagasilülitusrežiimi saate välja lülitada järgmise kujundusega, ntample käsk:
a. loop_off: lülitab sisemise jada tagasisilmuse välja. - IP-tuuma saate programmeerida järgmise lisakujundusega, ntampkäsud:
a. gen_on: lubab pakettide generaatori.
b. gen_off: keelab pakettide generaatori.
c. run_test_loop: Käivitab testi jaoks korda E-tile NRZ ja PAM4 variatsioonide jaoks.
d. clear_err: kustutab kõik kleepuvad veabitid.
e. set_test_mode : seadistab testi käima kindlas režiimis.
f. get_test_mode: prindib praeguse testirežiimi.
g. set_burst_size : määrab sarivõtte suuruse baitides.
h. get_burst_size: prindib sarivõtte suuruse teabe.
Edukas test prindib teate HW_TEST:PASS. Allpool on testimise läbimise kriteeriumid:
- CRC32, CRC24 ja kontrollija jaoks pole vigu.
- Edastatud SOP-d ja EOP-d peaksid vastama vastuvõetud andmetele.
Järgmised sampväljund illustreerib edukat katsetamist Interlakeni režiimis:
INFO: INFO: lõpetage pakettide genereerimine
==== OLUKORRADE ====
TX KHz: 402813
RX KHz: 402813
Sageduslukud: 0x0000ff
TX PLL lukk: 0x000001
Joonda: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
sõnalukk: 0x0000ff
sünkroonimise lukk: 0x0000ff
CRC32 vead: 0
CRC24 vead: 0
Kontrolli vead: 0
FIFO vealipud: 0x000000
Edastatud standardsed protseduurid: 1087913770
Edastatud EOP-d: 1087913770
Saadud standardsed operatsioonid: 1087913770
Saadud EOP-d: 1087913770
ECC parandatud: 0
ECC viga: 0
Sisselülitamisest on möödunud 161 sekundit
HW_TEST : LÄBI
Edukas test prindib teate HW_TEST : PASS. Allpool on testimise läbimise kriteeriumid:
- CRC32, CRC24 ja kontrollija jaoks pole vigu.
- Edastatud SOP-d ja EOP-d peaksid vastama vastuvõetud andmetele.
Järgmised sampväljund illustreerib edukat katsetamist Interlakeni lookaside režiimis:
INFO: INFO: lõpetage pakettide genereerimine
==== OLUKORRADE ====
TX KHz: 402813
RX KHz: 402812
Sageduslukud: 0x000ff
TX PLL lukk: 0x000001
Joonda: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
sõnalukk: 0x000fff
sünkroonimise lukk: 0x000fff
CRC32 vead: 0
CRC24 vead: 0
Kontrolli vead: 0
Edastatud standardsed protseduurid: 461
Edastatud EOP-d: 461
Saadud standardsed operatsioonid: 461
Saadud EOP-d: 461
Sisselülitamisest on möödunud 171 sekundit
HW_TEST : LÄBI
Disain ntample Kirjeldus
Disain example demonstreerib Interlakeni IP-tuuma funktsioone.
Seotud teave
Interlakeni (2. põlvkonna) FPGA IP kasutusjuhend
2.1. Disain ntample käitumine
Disaini testimiseks riistvaras tippige süsteemikonsooli järgmised käsud:
- Seadistuse allikas file:
% allikastample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl - Käivitage test:
% run_example_design - Interlakeni (2. põlvkonna) riistvara disain example lõpetab järgmised sammud:
a. Lähtestab Interlakeni (2. põlvkonna) IP.
b. Seadistab Interlakeni (2. põlvkonna) IP sisemises tagasisilmusrežiimis.
c. Saadab Interlakeni pakettide voo, mille kasulikus koormuses on eelnevalt määratletud andmed, IP-tuuma TX-kasutaja andmeedastusliidesele.
d. Kontrollib vastuvõetud pakette ja teatab nende olekust. Riistvara disainis sisalduv pakettide kontrollija ntample pakub järgmisi põhilisi pakettide kontrollimise võimalusi:
• Kontrollib, kas edastatud pakettide jada on õige.
• Kontrollib, kas vastuvõetud andmed vastavad eeldatavatele väärtustele, tagades nii paketi alguse (SOP) kui ka paketi lõpu (EOP) loenduste joondamise andmete edastamise ja vastuvõtmise ajal.
2.2. Liidese signaalid
Tabel 5. Disain Näitample liidese signaalid
| Pordi nimi | Suund | Laius (bitid) | Kirjeldus |
| mgmt_clk | Sisend | 1 | Süsteemi kella sisend. Kellasagedus peab olema 100 MHz. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | Sisend | 2. jaan | Transiiveri võrdluskell. Juhib RX CDR PLL-i. |
| Pordi nimi | Suund | Laius (bitid) | Kirjeldus |
| pll_ref_clk[1] on saadaval ainult siis, kui lubate Säilita kasutamata Märkus. transiiveri kanalid PAM4 jaoks parameeter E-tile PAM4 režiimis IP variatsioonid. |
|||
| rx_pin | Sisend | Radade arv | Vastuvõtja SERDES andmepink. |
| tx_pin | Väljund | Radade arv | Edastage SERDES andmepink. |
| rx_pin_n | Sisend | Radade arv | Vastuvõtja SERDES andmepink. See signaal on saadaval ainult E-tile PAM4 režiimi seadme variatsioonides. |
| tx_pin_n | Väljund | Radade arv | Edastage SERDES andmepink. See signaal on saadaval ainult E-tile PAM4 režiimi seadme variatsioonides. |
| mac_clk_pll_ref | Sisend | 1 | Seda signaali peab juhtima PLL ja see peab kasutama sama kellaallikat, mis juhib pll_ref_clk. See signaal on saadaval ainult E-tile PAM4 režiimi seadme variatsioonides. |
| usr_pb_reset_n | Sisend | 1 | Süsteemi lähtestamine. |
Seotud teave
Liidese signaalid
2.3. Registreeri kaart
Märkus.
- Disain ntample registri aadress algab 0x20**, Interlakeni IP-tuumaregistri aadress aga 0x10**.
- Pääsukood: RO – ainult lugemiseks ja RW – lugemiseks/kirjutamiseks.
- Süsteemikonsool loeb disaini example registreerib ja teatab ekraanil testi oleku.
Tabel 6. Disain Näitample Registreeri kaart Interlaken Design Example
| Offset | Nimi | Juurdepääs | Kirjeldus |
| 8 | Reserveeritud | ||
| 8 | Reserveeritud | ||
| 8 | Süsteemi PLL lähtestamine | RO | Järgmised bitid näitavad süsteemi PLL-i lähtestamise taotlust ja lubamisväärtust: • Bitt [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en |
| 8 | RX rada joondatud | RO | Näitab RX sõiduraja joondust. |
| 8 | WORD on lukus | RO | [NUM_LANES–1:0] – sõna (ploki) piiride tuvastamine. |
(2) Kui lubate PAM4 parameetri jaoks Säilita kasutamata transiiveri kanalid, lisatakse kasutamata PAM4 alamkanali säilitamiseks täiendav võrdluskella port.
| Offset | Nimi | Juurdepääs | Kirjeldus |
| 8 | Sünkroonimine lukustatud | RO | [NUM_LANES–1:0] – metakaadri sünkroonimine. |
| 8 – 06 | CRC32 vigade arv | RO | Näitab CRC32 vigade arvu. |
| 8'h0A | CRC24 vigade arv | RO | Näitab CRC24 vigade arvu. |
| 8'h0B | Ülevoolu/allavoolu signaal | RO | Järgmised bitid näitavad: • Bit [3] – TX alavoolu signaal • Bit [2] – TX ülevoolusignaal • Bit [1] – RX ülevoolu signaal |
| 8'h0C | SOP arv | RO | Näitab SOP numbrit. |
| 8'h0D | EOP arv | RO | Näitab EOP numbrit |
| 8'h0E | Vigade arv | RO | Näitab järgmiste vigade arvu: • Rajajoonduse kaotamine • Ebaseaduslik kontrollsõna • Ebaseaduslik raamimuster • SOP või EOP indikaator puudub |
| 8'h0F | send_data_mm_clk | RW | Generaatori signaali lubamiseks kirjutage 1 bitile [0]. |
| 8 | Kontrollija viga | Näitab kontrollimise viga. (SOP-andmete viga, kanalinumbri viga ja PLD-andmete viga) | |
| 8 | Süsteemi PLL-lukk | RO | Bit [0] näitab PLL-luku indikatsiooni. |
| 8 | TX SOP arv | RO | Näitab paketigeneraatori poolt genereeritud SOP arvu. |
| 8 | TX EOP arv | RO | Näitab paketigeneraatori poolt genereeritud EOP arvu. |
| 8 | Pidev pakett | RW | Pideva paketi lubamiseks kirjutage 1 bitile [0]. |
| 8 | ECC vigade arv | RO | Näitab ECC vigade arvu. |
| 8 | ECC parandatud vigade arv | RO | Näitab parandatud ECC-vigade arvu. |
Tabel 7. Disain Näitample Registreeri kaart Interlakeni pilkupüüdva disaini jaoks Example
Kasutage seda registrikaarti, kui loote kujunduse ntample, mille parameeter Interlakeni kõrvalvaaterežiim on sisse lülitatud.
| Offset | Nimi | Juurdepääs | Kirjeldus |
| 8 | Reserveeritud | ||
| 8 | Loenduri lähtestamine | RO | Kirjutage 1 bitile [0], et tühjendada TX ja RX loenduri bitt. |
| 8 | Süsteemi PLL lähtestamine | RO | Järgmised bitid näitavad süsteemi PLL-i lähtestamise taotlust ja lubamisväärtust: • Bitt [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en |
| 8 | RX rada joondatud | RO | Näitab RX sõiduraja joondust. |
| 8 | WORD on lukus | RO | [NUM_LANES–1:0] – sõna (ploki) piiride tuvastamine. |
| 8 | Sünkroonimine lukustatud | RO | [NUM_LANES–1:0] – metakaadri sünkroonimine. |
| 8 – 06 | CRC32 vigade arv | RO | Näitab CRC32 vigade arvu. |
| 8'h0A | CRC24 vigade arv | RO | Näitab CRC24 vigade arvu. |
| Offset | Nimi | Juurdepääs | Kirjeldus |
| 8'h0B | Reserveeritud | ||
| 8'h0C | SOP arv | RO | Näitab SOP numbrit. |
| 8'h0D | EOP arv | RO | Näitab EOP numbrit |
| 8'h0E | Vigade arv | RO | Näitab järgmiste vigade arvu: • Rajajoonduse kaotamine • Ebaseaduslik kontrollsõna • Ebaseaduslik raamimuster • SOP või EOP indikaator puudub |
| 8'h0F | send_data_mm_clk | RW | Generaatori signaali lubamiseks kirjutage 1 bitile [0]. |
| 8 | Kontrollija viga | RO | Näitab kontrollimise viga. (SOP-andmete viga, kanalinumbri viga ja PLD-andmete viga) |
| 8 | Süsteemi PLL-lukk | RO | Bit [0] näitab PLL-luku indikatsiooni. |
| 8 | Latentsuste arv | RO | Näitab latentsuse arvu. |
| 8 | TX SOP arv | RO | Näitab paketigeneraatori poolt genereeritud SOP arvu. |
| 8 | TX EOP arv | RO | Näitab paketigeneraatori poolt genereeritud EOP arvu. |
| 8 | Pidev pakett | RO | Pideva paketi lubamiseks kirjutage 1 bitile [0]. |
| 8 | TX ja RX loendur on võrdsed | RW | Näitab, et TX ja RX loendur on võrdsed. |
| 8 | Luba latentsusaeg | WO | Latentsuse mõõtmise lubamiseks kirjutage 1 bitile [0]. |
| 8 | Latentsusaeg on valmis | RO | Näitab, et latentsusaja mõõtmine on valmis. |
Interlaken (2. põlvkond) Intel Agilex FPGA IP Design Example Kasutusjuhend Arhiivid
Selle kasutusjuhendi uusima ja varasemate versioonide kohta vaadake Interlaken (2 Generation) Intel Agilex FPGA IP Design Example Kasutusjuhend HTML versioon. Valige versioon ja klõpsake nuppu Laadi alla. Kui IP- või tarkvaraversiooni loendis pole, kehtib eelmise IP- või tarkvaraversiooni kasutusjuhend.
IP-versioonid on samad, mis Intel Quartus Prime Design Suite'i tarkvaraversioonid kuni v19.1-ni. Alates Intel Quartus Prime Design Suite tarkvara versioonist 19.2 või uuemast on IP-tuumadel uus IP-versiooniskeem.
Dokumenteerige Interlakeni (2. põlvkonna) Intel Agilex FPGA IP Design Example Kasutusjuhend
| Dokumendi versioon | Intel Quartus Prime versioon | IP-versioon | Muudatused |
| 2022.08.03 | 21.3 | 20.0.1 | Parandati seadme OPN Intel Agilexi F-seeria transiiver-SoC arenduskomplekti jaoks. |
| 2021.10.04 | 21.3 | 20.0.1 | • Lisatud tugi QuestaSim simulaatorile. • NCSim simulaatori tugi on eemaldatud. |
| 2021.02.24 | 20.4 | 20.0.1 | • Lisatud teave PAM4 jaoks kasutamata transiiveri kanali säilitamise kohta jaotises: Riistvara disain Example Komponendid. • Lisatud signaali kirjeldus pll_ref_clk[1] jaotisesse: Liidese signaalid. |
| 2020.12.14 | 20.4 | 20.0.0 | • Uuendatud sampRiistvara testväljund Interlakeni režiimi ja Interlakeni kõrvalrežiimi jaoks jaotises Riistvara disaini testimineample. • Uuendatud registrikaart Interlakeni kõrvalseisva disaini jaoksample jaotises Registreeru Kaart. • Lisatud eduka riistvara testimise läbimise kriteeriumid jaotisesse Riistvara disaini testimineample. |
| 2020.10.16 | 20.2 | 19.3.0 | Parandatud käsk esialgse kohandamise kalibreerimiseks RX-i poolel jaotises Riistvara disaini testimineample lõik. |
| 2020.06.22 | 20.2 | 19.3.0 | • Disain ntample on saadaval Interlakeni kõrvalevaaterežiimi jaoks. • Disaini riistvara testimine ntample on saadaval Intel Agilexi seadme variatsioonide jaoks. • Lisatud joonis: Interlakeni (2. põlvkonna) disaini kõrgetasemeline plokkskeem Example. • Värskendatud järgmisi jaotisi: – Riist- ja tarkvaranõuded – Kataloogi struktuur • Muudeti järgmisi arve, et lisada Interlakeni vaatega seotud värskendus: – Joonis: Interlakeni (2. põlvkonna) riistvaradisain Example Kõrge E-tile NRZ režiimi variatsioonide taseme plokkskeem – Joonis: Interlakeni (2. põlvkonna) riistvaradisain Example kõrgetasemeline plokkskeem E-tile PAM4 režiimi variatsioonide jaoks • Uuendatud joonis: IP-parameetrite redaktor. • Lisatud teave sageduse seadistuste kohta kellajuhtimisrakenduses jaotises Disaini koostamine ja konfigureerimineample riistvaras. |
| Dokumendi versioon | Intel Quartus Prime versioon | IP-versioon | Muudatused |
|
• Järgmistes jaotistes on lisatud katsekäigu väljundid Interlakeni vaatevälja jaoks: |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
Eemaldatud clk100. Mgmt_clk toimib IO PLL-i võrdluskellana järgmiselt: |
| 2019.07.01 | 19.2 | 19.2 | Esialgne vabastamine. |
Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist.
*Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.
ISO
9001:2015
Registreeritud
Interlaken (2nd Generation) Intel® Agilex™ FPGA IP Design Example Kasutusjuhend
Online versioon
Saada tagasisidet
ID: 683800
UG-20239
Versioon: 2022.08.03
Dokumendid / Ressursid
 |
intel Interlaken (2nd Generation) Agilex FPGA IP Design Example [pdfKasutusjuhend Interlakeni 2. põlvkonna Agilex FPGA IP-disain Example, Interlaken, 2nd Generation Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Design Example |
