intel UG-20093 ModelSim FPGA Edition Simulation

ModelSim* – Intel® FPGA Edition Simulado Rapida Komenca Intel® Quartus® Prime Pro Edition

Ĉi tiu dokumento montras kiel simuli dezajnon de Intel® Quartus® Prime Pro Edition en la simulilo ModelSim* - Intel FPGA Edition. Dezajna simulado kontrolas vian dezajnon antaŭ aparato programado. La Intel Quartus Prime-programaro generas simuladon files por subtenataj EDA-simuliloj dum dezajnokompilo.
Figuro 1. ModelSim - Intel FPGA Edition

Dezajnosimulado implikas generi simuladon files, kompilante simuladmodelojn, kurante la simuladon, kaj viewigante la rezultojn. La sekvaj paŝoj priskribas ĉi tiun fluon:

1. Malfermu la Eksample Design sur paĝo 4
2. Specifi Agordojn de EDA Ilo sur paĝo 4
3. Generu Ŝablonon pri Agorda Skripto de Simulilo sur paĝo 5
4. Modifi la Agordan Skripton de Simulilo ĉe paĝo 6
5. Kompilu kaj Simulu la Dezajnon sur paĝo 8
6. View Signalaj Ondoformoj sur paĝo 9
7. Aldonu Signalojn al la Simulado sur paĝo 11
8. Reruligu Simuladon sur paĝo 12
9. Modifi la Simulada Testbenko sur paĝo 12

Malfermu la Eksample Dezajno

La PLL_RAM ekzampLa dezajno inkluzivas Intel FPGA IP-kernojn por montri la bazan simulan fluon. Elŝutu la eksampla dezajno files kaj malfermu la projekton en la programaro Intel Quartus Prime.
Notu: Ĉi tiu Rapida Komenco postulas bazan komprenon de aparatara priskriba lingvosintakso kaj la desegna fluo de Intel Quartus Prime, kiel priskribas la Interreta Trejnado de la Fondaĵo Intel Quartus Prime Pro Edition.

1. Elŝutu kaj malfermu la dezajnon Quartus_Pro_PLL_RAM.zip ekzample.
2. Lanĉu la programaron Intel Quartus Prime Pro Edition version 19.4 aŭ poste.
3. Por malfermi la eksample design project, klaku File ➤ Malfermu Projekton, elektu la projekton pll_ram.qpf file, kaj tiam alklaku OK.

Figuro 2. pll_ram Projekto en la Intel Quartus Prime Pro Edition

Specifi EDA Ilo-Agordoj

Specifu EDA-ilajn agordojn por generi simuladon files por subtenataj simuliloj.

1. En la programaro Intel Quartus Prime, alklaku Taskoj ➤ Agordoj ➤ Agordoj de EDA-iloj.
2. Sub Simulado, elektu ModelSim-Intel FPGA kiel la Ilnomon. Konservu la defaŭltajn agordojn por Formato por eligo-retlisto kaj Eligo-dosierujo.

Generu Simulilo-Agordan Skripto-Ŝablonon

La agordaj skriptoj de simulilo helpas vin simuli la IP-kernojn en via dezajno. Sekvu ĉi tiujn paŝojn por generi la ŝablonon pri agorda skripto de simulilo-specifa vendisto por la IP-moduloj en la eksampla dezajno. Vi povas tiam agordi ĉi tiun ŝablonon por viaj specifaj simulaj celoj.

1. Por kompili la dezajnon, alklaku Prilaboradon ➤ Komencu Kompiladon. La Mesaĝoj-fenestro indikas kiam kompilo estas kompleta.
2. Alklaku Ilojn ➤ Generi Simulilo-Agordan Skripton por IP. Konservu la defaŭltan Elig-dosierujon kaj Uzu relativajn vojojn kiam ajn eblas agordon por la agorda skripto file. La agorda skripto-ŝablono generas en la dosierujo, kiun vi specifas.

Figuro 3. Generu Simulilo-Agordaj Skriptoj IP Dialog Box

Modifi la Agordan Skripton de Simulilo

Modifi la generitan agordan skripton de simulilo por ebligi specifajn komandojn, kiuj simulas la IP-kernojn en la projekto.

1. En tekstredaktilo, malfermu la /PLL_RAM/mentor/msim_setup.tcl file.
2. Kreu novan tekston file kun la nomo mentoro_eksample.do kaj konservu ĝin en la dosierujo /PLL_RAM/mentor/.
3. En la msim_setup.tcl file, kopiu la sekcion de kodo enfermita ene de la SUPERNIVELA Ŝablono – KOMENCU kaj SUPERNIVELA Ŝablono – FINO komentoj, kaj poste algluu ĉi tiun kodon en la novan mentor_example.do file.
4. En la mentoro_eksample.do file, forigu la unupundajn (#) signojn antaŭ la sekvajn emfazitajn liniojn por ebligi kompilajn komandojn:

Figuro 4. Malkomenti Markitajn Simulajn Komandojn en la Skripto

1. Anstataŭigu la sekvajn liniojn en la mentor_example.do skripto:

Tabelo 1. Specifi Valorojn en la mentor_example.do Skripto

Anstataŭigu ĉi tiun Linio	Kun ĉi tiu Linio
agordi QSYS_SIMDIR	../
vlogo files>	vlog -vlog01compat -work work ../PLL_RAM.v vlog -vlog01compat -work laboro ../UP_COUNTER_IP/UP_COUNTER_IP.v vlog -vlog01compat -work laboro ../DOWN_COUNTER_IP/DOWN_COUNTER_IP.v vlog -vlog01compat -work laboro ../ClockPLL/ClockPLL.v vlog -vlog01compat -work laboro ../RAMhub/RAMhub.v vlog -vlog01compat -work laboro ../testbench_1.v
agordi TOP_LEVEL_NAME	agordi TOP_LEVEL_NAME tb
kuri -a	aldoni ondon * view strukturo view signaloj run -all

1. Konservu la /PLL_RAM/mentor/mentor_example.do file. La sekva figuro montras la mentor_example.do file post kiam revizioj estas kompletaj:

Figuro 5. Kompletigita Supra Nivela IP Simulado-Agorda Skripto

Kompilu kaj Simulu la Dezajnon

Rulu la plej altan nivelon mentor_example.do-skripto en la programaro ModelSim - Intel FPGA Edition por kompili kaj simuli vian dezajnon.

1. Lanĉu la programon ModelSim - Intel FPGA Edition. La ModelSim - Intel FPGA Edition GUI organizas la elementojn de via simulado en apartajn fenestrojn kaj langetojn.
2. El PLL_RAM-projekta dosierujo, malfermu la testbench_1.v file. Simile, malfermu la mentor/mentor_example.do file.
3. Por montri la Transskriban fenestron, alklaku View ➤ Transskribo. Vi povas enigi komandojn por ModelSim - Intel FPGA Edition rekte en la Transskriba fenestro.
4. Tajpu la sekvan komandon en la Transskriba fenestro kaj tiam premu Enter: do mentor_example.do

La dezajno kompilas kaj simulas, laŭ viaj specifoj en la mentor_example.no skripto. La sekva figuro montras la simulilon ModelSim - Intel FPGA Edition:

Figuro 6. ModelSim - Intel FPGA Edition GUI

View Signalaj Ondformoj

Sekvu ĉi tiujn paŝojn por view signaloj en la testbench_1.v simula ondformo:

1. Alklaku la Ondo-fenestron. La simula ondoformo finiĝas je 11030 ns, kiel la testbenko specifas. La Ondo-fenestro listigas la signalojn CLOCK, WE, OFFSET, RESET_N kaj RD_DATA.

Figuro 7. ModelSim - Intel FPGA Edition Wave Window

1. Al view la signaloj en la altnivela pll_ram.v-dezajno, alklaku la langeton Sim. La fenestro Sim sinkronigas kun la fenestro Objektoj.

Figuro 8. ModelSim - Intel FPGA Edition Sim kaj Objects Windows

1. Al view la supranivela modulo signalas, vastigu la tb-dosierujon en la langeto Objektoj. Simile, vastigu la dosierujon Test1. La Objektoj fenestro montras la UP_module, DOWN_module, PLL_module, kaj RAM_module signaloj.
2. En la Sim-fenestro, alklaku modulon sub Test1 por montri la signalojn de la modulo en la fenestro Objektoj.
3. View la simulada biblioteko files en la Biblioteko fenestro.

Figuro 9. ModelSim - Intel FPGA Edition Library Fenestro

Aldonu Signalojn al la Simulado

La signaloj CLOCK, WE, OFFSET, RESET_N kaj RD_DATA aŭtomate aperas en la Wave-fenestro ĉar la plej alta nivelo difinas ĉi tiujn I/O. Krome, vi povas laŭvole aldoni internajn signalojn al la simulado.

1. En la fenestro Objektoj, lokalizu la modulojn UP_module, DOWN_module, PLL_module kaj RAM_module.
2. En la fenestro Objektoj, elektu RAM_module. La enigaĵoj kaj eliroj de la modulo estas
3. ekrano.

Figuro 10. Aldonu Signalojn Al Ondo-Fenestro

1. Por aldoni la internajn signalojn inter la sub-nombrilo kaj du-havena RAM-modulo, dekstre alklaku rdaddress kaj tiam alklaku Aldoni Ondo.
2. Por aldoni la internajn signalojn inter la supren-nombrilo kaj du-havena RAM-modulo, dekstre alklaku wraddress kaj tiam alklaku Aldoni Ondo. Alternative, vi povas treni kaj faligi ĉi tiujn signalojn de la Objektoj-fenestro al la Ondo-fenestro.
3. Por generi la ondformojn por la novaj signaloj, kiujn vi aldonas, alklaku Simuli ➤ Kuri ➤ Daŭrigi.

Reruligu Simuladon

Vi devas refari la simuladon se vi faras ŝanĝojn al la simulada agordo, kiel aldonado de signaloj al la Wave-fenestro aŭ modifi la testbench_1.v file. Sekvu ĉi tiujn paŝojn por refari simuladon:

1. En la simulilo ModelSim – Intel FPGA Edition, alklaku Simuli ➤ Rekomenci. Konservu la defaŭltajn opciojn kaj alklaku OK. Ĉi tiuj opcioj purigas la ondformojn kaj rekomencas la simulan tempon, konservante la necesajn signalojn kaj agordojn.
   Notu: Alternative, vi povas refunkciigi la /PLL_RAM/mentor/mentor_example.do-skripto por refari simuladon ĉe la komandlinio.
2. Alklaku Simuli ➤ Run ➤ Run -all. La testbenko_1.v file simulas laŭ la specifoj de testbenko. Por daŭrigi simuladon, alklaku Simuli ➤ Kuri ➤ Daŭrigi. Ĉi tiu komando daŭrigas la simuladon ĝis vi alklakas la butonon Halti.

Modifi la Simulada Testbenko

La testbench_1.v ekzample testbench testas nur specifan aron de kondiĉoj kaj testkazoj. Vi povas mane redakti la testbench_1.v file en la simulilo ModelSim - Intel FPGA Edition por testi aliajn kazojn kaj kondiĉojn:

1. Malfermu la testbench_1.v file en la simulilo ModelSim - Intel FPGA Edition.
2. Dekstre alklaku en la testbench_1.v file por konfirmi ke la file ne estas agordita al Nur Legado.
3. Enigu kaj konservu iujn ajn aldonajn parametrojn de testbenko en la testbench_1.v file.
4. Por generi la ondformojn por testbenko, kiun vi modifas, alklaku Simuli ➤ Rekomenci.
5. Alklaku Simuli ➤ Run ➤ Run -all.

ModelSim - Intel FPGA Edition Simulation Quick-Start Revision History

Dokumenta Versio	Intel Quartus Prime Version	Ŝanĝoj
2019.12.30	19.4	• Ĝisdatigitaj paŝoj kaj ekrankopioj por Intel Quartus Prime Pro Edition versio 19.4. • Ĝisdatigita dezajno ekzample file ligo kaj enhavo.
2018.09.25	18.0	Korektis sintaksajn erarojn en mentor_example.do Skripto.
2018.05.07	18.0	Forigita nenecesa paŝo de Rulu Simuladon ĉe Komandlinio procedo.
2017.07.15	17.1	Komenca eldono.

Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias agadon de siaj FPGA kaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj.

• Aliaj nomoj kaj markoj povas esti postulitaj kiel posedaĵo de aliaj.

Dokumentoj/Rimedoj

intel UG-20093 ModelSim FPGA Edition Simulation [pdf] Uzantogvidilo UG-20093 ModelSim FPGA Edition Simulation, UG-20093, ModelSim FPGA Edition Simulation, FPGA Edition Simulation, Edition Simulation

Referencoj

• Uzanto Manlibro