Intel Chip ID FPGA IP Kernoj

Ĉiu subtenata Intel® FPGA havas unikan 64-bitan pecetan ID. Chip ID Intel FPGA IP-kernoj permesas vin laŭtlegi ĉi tiun blaton ID por aparato-identigo.

Rilataj Informoj

• Enkonduko al Intel FPGA IP Cores
  • Provizas ĝeneralajn informojn pri ĉiuj IP-kernoj de Intel FPGA, inkluzive de parametrigado, generado, ĝisdatigo kaj simulado de IP-kernoj.
• Generante Kombinitan Simulilo-Agordan Skripton
  • Kreu simulajn skriptojn, kiuj ne postulas manajn ĝisdatigojn por programaro aŭ IP-versiaj ĝisdatigoj.

Subteno de Aparato

IP Kernoj	Subtenataj Aparatoj
Chip ID Intel Stratix® 10 FPGA IP-kerno	Intel Stratix 10
Unika Chip ID Intel Arria® 10 FPGA IP-kerno	Intel Arria 10
Unika Chip ID Intel Cyclone® 10 GX FPGA IP-kerno	Intel Cyclone 10 GX
Unika Chip-ID Intel MAX® 10 FPGA IP	Intel MAX 10
Unika Chip ID Intel FPGA IP-kerno	Stratix V Arria V Cyclone V

Rilataj Informoj

• Unika Chip ID Intel MAX 10 FPGA IP Kerno

Chip ID Intel Stratix 10 FPGA IP Kerno

• Ĉi tiu sekcio priskribas la Chip ID Intel Stratix 10 FPGA IP-kernon.

Funkcia Priskribo

La data_valid signalo komenciĝas malalte en la komenca stato kie neniuj datumoj estas legitaj de la aparato. Post nutrado de alt-al-malalta pulso al la preta eniga haveno, la Chip ID Intel Stratix 10 FPGA IP legas la unikan pecetan ID. Post legado, la IP-kerno asertas la data_valid-signalon por indiki, ke la unika peceta ID-valoro ĉe la eliga haveno estas preta por rehavigo. La operacio ripetas nur kiam vi restarigas la IP-kernon. La elighaveno chip_id[63:0] tenas la valoron de la unika peceta ID ĝis vi reagordas la aparaton aŭ rekomencigas la IP-kernon.

Notu: Vi ne povas simuli la IP-kernon de Chip ID ĉar la IP-kerno ricevas la respondon pri chip ID-datumoj de SDM. Por validigi ĉi tiun IP-kernon, Intel rekomendas, ke vi faru aparatan taksadon.

Havenoj

Bildo 1: Chip ID Intel Stratix 10 FPGA IP Core Havenoj

Tablo 2: Peceto ID Intel Stratix 10 FPGA IP Kernaj Havenoj Priskribo

Haveno	I/O	Grandeco (Bito)	Priskribo
clkin	Enigo	1	Flugas horloĝsignalon al la peceta ID-bloko. La maksimuma subtenata frekvenco estas ekvivalenta al via sistema horloĝo.
restarigi	Enigo	1	Sinkrona restarigo, kiu restarigas la IP-kernon. Por restarigi la IP-kernon, aserti la restarigi signalon altan dum almenaŭ 10 clkin-cikloj.
datumoj_validaj	Eligo	1	Indikas ke la unika peceta ID estas preta por rehavigo. Se la signalo estas malalta, la IP-kerno estas en komenca stato aŭ en progreso por ŝarĝi datumojn de fuzeo ID. Post kiam la IP-kerno asertas la signalon, la datenoj estas pretaj por rehavigo ĉe la chip_id[63..0] elighaveno.
chip_id	Eligo	64	Indikas la unikan pecetan ID laŭ ĝia respektiva fuzea ID-loko. La datumoj validas nur post kiam la IP-kerno asertas la data_valid signalon. La valoro ĉe ekfunkciigo restariĝas al 0. La chip_id [63:0]eliga haveno tenas la valoron de la unika peceta ID ĝis vi reagordas la aparaton aŭ rekomencigas la IP-kernon.
legita	Enigo	1	La readid signalo estas uzata por legi la ID-valoron de la aparato. Ĉiufoje kiam la signalo ŝanĝas valoron de 1 al 0, la IP-kerno ekigas la legan ID-operacion. Vi devas veturi la signalon al 0 kiam ne estas uzata. Por komenci la legigantan operacion, vetu la signalon alten dum almenaŭ 3 horloĝaj cikloj, tiam tiri ĝin malalte. La IP-kerno komencas legi la valoron de la peceta ID.

Aliro al Chip ID Intel Stratix 10 FPGA IP per Signal Tap

Kiam vi ŝaltas la pretigan signalon, la kerno de Chip ID Intel Stratix 10 FPGA IP komencas legi la pecetan ID de la Intel Stratix 10-aparato. Kiam la peceta ID estas preta, la Chip ID Intel Stratix 10 FPGA IP-kerno asertas la data_valid signalon kaj finas la J.TAG aliro.

Notu: Permesu prokraston ekvivalentan al tCD2UM post plena peceta agordo antaŭ provi legi la unikan pecetan ID. Referu la respektivan aparatan datenfolion por tCD2UM-valoro.

Restarigi la Chip ID Intel Stratix 10 FPGA IP Core

Por restarigi la IP-kernon, vi devas aserti la restarigi signalon dum almenaŭ dek horloĝaj cikloj.

Notu

1. Por Intel Stratix 10-aparatoj, ne rekomencu la IP-kernon ĝis almenaŭ tCD2UM post plena pecetkomenciĝo. Referu la respektivan aparatan datenfolion por tCD2UM-valoro.
2. Por gvidlinioj pri IP-kernaj instancoj, vi devas raporti al la sekcio pri Restarigi IP pri Intel Stratix 10 en la Gvidilo pri Agordo de Intel Stratix 10.

Rilataj Informoj

Intel Stratix 10 Agorda Uzantgvidilo

• Provizas pli da informoj pri Intel Stratix 10 Restarigi Release IP.

Chip ID Intel FPGA IP Kernoj

Ĉi tiu sekcio priskribas la sekvajn IP-kernojn

• Unika Chip ID Intel Arria 10 FPGA IP-kerno
• Unika Chip ID Intel Cyclone 10 GX FPGA IP-kerno
• Unika Chip ID Intel FPGA IP-kerno

Funkcia Priskribo

La data_valid signalo komenciĝas malalte en la komenca stato kie neniuj datumoj estas legitaj de la aparato. Post nutrado de horloĝsignalo al la clkin-eniga haveno, la Chip ID Intel FPGA IP-kerno legas la unikan pecetan ID. Post legado, la IP-kerno asertas la data_valid-signalon por indiki, ke la unika peceta ID-valoro ĉe la eliga haveno estas preta por rehavigo. La operacio ripetas nur kiam vi restarigas la IP-kernon. La elighaveno chip_id[63:0] tenas la valoron de la unika peceta ID ĝis vi reagordas la aparaton aŭ rekomencigas la IP-kernon.

Notu: La Intel Chip ID IP-kerno ne havas simulan modelon files. Por validigi ĉi tiun IP-kernon, Intel rekomendas, ke vi faru aparatan taksadon.

Bildo 2: Chip ID Intel FPGA IP Core Havenoj

Tablo 3: Chip ID Intel FPGA IP Core Ports Priskribo

Haveno	I/O	Grandeco (Bito)	Priskribo
clkin	Enigo	1	Flugas horloĝsignalon al la peceta ID-bloko. La maksimumaj subtenataj frekvencoj estas kiel sekvas: • Por Intel Arria 10 kaj Intel Cyclone 10 GX: 30 MHz. • Por Intel MAX 10, Stratix V, Arria V kaj Cyclone V: 100 MHz.
restarigi	Enigo	1	Sinkrona restarigo, kiu restarigas la IP-kernon. Por restarigi la IP-kernon, aserti la restarigi signalon altan dum almenaŭ 10 clkin-cikloj (1). La chip_id [63:0]eliga haveno tenas la valoron de la unika peceta ID ĝis vi reagordas la aparaton aŭ rekomencigas la IP-kernon.
datumoj_validaj	Eligo	1	Indikas ke la unika peceta ID estas preta por rehavigo. Se la signalo estas malalta, la IP-kerno estas en komenca stato aŭ en progreso por ŝarĝi datumojn de fuzeo ID. Post kiam la IP-kerno asertas la signalon, la datenoj estas pretaj por rehavigo ĉe la chip_id[63..0] elighaveno.
chip_id	Eligo	64	Indikas la unikan pecetan ID laŭ ĝia respektiva fuzea ID-loko. La datumoj validas nur post kiam la IP-kerno asertas la data_valid signalon. La valoro ĉe ekfunkciigo restariĝas al 0.

Aliro al Unika Chip ID Intel Arria 10 FPGA IP kaj Unika Chip ID Intel Cyclone 10 GX FPGA IP per Signal Tap

Notu: La Intel Arria 10 kaj Intel Cyclone 10 GX-peceta ID estas nealirebla se vi havas aliajn sistemojn aŭ IP-kernojn alirantaj la J.TAG samtempe. Por ekzample, la Signal Tap II Logika Analizilo, Transceiver Toolkit, en-sistemaj signaloj aŭ enketoj, kaj la SmartVID Controller IP-kerno.

Kiam vi ŝanĝas la rekomencigitan signalon, la Unique Chip ID Intel Arria 10 FPGA IP kaj Unique Chip ID Intel Cyclone 10 GX FPGA IP-kernoj komencas legi la pecetan ID de la Intel Arria 10 aŭ Intel Cyclone 10 GX-aparato. Kiam la peceto ID estas preta, la Unique Chip ID Intel Arria 10 FPGA IP kaj Unique Chip ID Intel Cyclone 10 GX FPGA IP-kernoj asertas la data_valid signalon kaj finas la J.TAG aliro.

Notu: Permesu prokraston ekvivalentan al tCD2UM post plena peceta agordo antaŭ provi legi la unikan pecetan ID. Referu la respektivan aparatan datenfolion por tCD2UM-valoro.

Restarigi la Chip ID Intel FPGA IP Core

Por restarigi la IP-kernon, vi devas aserti la restarigi signalon dum almenaŭ dek horloĝaj cikloj. Post kiam vi nuligas la restarigi signalon, la IP-kerno relegas la unikan pecetan ID el la fuzea ID-bloko. La IP-kerno asertas la data_validan signalon post kompletigado de la operacio.

Notu: Por Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V, kaj Cyclone V-aparatoj, ne rekomencu la IP-kernon ĝis almenaŭ tCD2UM post plena pecetkomenciĝo. Referu la respektivan aparatan datenfolion por tCD2UM-valoro.

Chip ID Intel FPGA IP Cores User Guide Arkivoj

Se IP-kernversio ne estas listigita, la uzantgvidilo por la antaŭa IP-kernversio validas.

IP Kerna Versio	Uzantgvidilo
18.1	Chip ID Intel FPGA IP Cores User Guide
18.0	Chip ID Intel FPGA IP Cores User Guide

Dokumenta Revizia Historio por la Uzanto-Gvidilo de Chip ID Intel FPGA IP Cores

Dokumenta Versio	Intel Quartus® Ĉefa Versio	Ŝanĝoj
2022.09.26	20.3	Forigita Plej bonaj Praktikoj pri Projekt-Administrado ligilo. Ĝisdatigita Funkcia Priskribo en Chip ID Intel Stratix 10 FPGA IP Core. Ĝisdatigita Funkcia Priskribo en Chip ID Intel FPGA IP Cores.
2020.10.05	20.3	Ĝisdatigis la priskribon de clkin kaj resetports en Tabelo: Chip ID Intel FPGA IP Core Ports Priskribo por inkludi detalojn pri Intel MAX 10. Ĝisdatigis la Restarigi la Chip ID Intel FPGA IP Core sekcio por inkluzivi subtenon por la Intel MAX 10-aparato.
2019.05.17	19.1	Ĝisdatigis la Restarigi la Chip ID Intel Stratix 10 FPGA IP Core temo aldoni duan noton pri IP-kernaj instancoj-gvidlinioj.
2019.02.19	18.1	Aldonita subteno por la Intel MAX 10-aparatoj en la IP Kernoj kaj la Subtenataj Aparatoj tablo.
2018.12.24	18.1	Aldonis la Chip ID Intel FPGA IP Cores User Guide Arkivoj sekcio.  Restrukturis la dokumenton por provizi pli da detaloj pri la respektivaj subtenataj aparatoj.
2018.06.08	18.0	Ĝisdatigis la legitan havenpriskribon. Ĝisdatigis la rekomencigitan havenpriskribon.
2018.05.07	18.0	Aldonita readid haveno por Chip ID Intel Stratix 10 FPGA IP IP-kerno.

 

Dato	Versio	Ŝanĝoj
decembro 2017	2017.12.11	Ĝisdatigita dokumentotitolo de Altera Unique Chip ID IP Kerna Uzantgvidilo. Aldonita Subteno de Aparato sekcio.  Kombinitaj kaj aldonitaj informoj de Altera Arria 10 Unika Chip ID IP Kerna Uzantgvidilo kaj Stratix 10 Unique Chip ID IP Kerna Uzantgvidilo. Remarkita al Intel. Ĝisdatigita Funkcia Priskribo. Aldonita aparato-subteno de Intel Cyclone 10 GX.
majo 2016	2016.05.02	Forigita norma IP-kernformo kaj aldonita ligo al Quartus Prime Handbook. Ĝisdatigita noto pri aparato-subteno de Arria 10.
Septembro, 2014	2014.09.02	• Ĝisdatigita dokumentotitolo por reflekti novan nomon de "Altera Unique Chip ID" IP-kerno.

Dato	Versio	Ŝanĝoj
Aŭgusto, 2014	2014.08.18	Ĝisdatigitaj parametraj paŝoj por hereda parametra redaktilo. Aldonita noto, ke ĉi tiu IP-kerno ne subtenas Arria 10-dezajnojn.
junio, 2014	2014.06.30	Anstataŭigis informojn pri MegaWizard Plug-In Manager kun IP Katalogo. Aldonitaj normaj informoj pri ĝisdatigo de IP-kernoj. Aldonitaj normaj informoj pri instalado kaj licencado. Forigis malnoviĝintajn aparatajn subtennivelajn informojn. IP-kerna aparato-subteno nun haveblas en IP Katalogo kaj parametra redaktilo.
Septembro, 2013	2013.09.20	Ĝisdatigita por revortigi "Akirado de la peceta ID de FPGA-aparato" al "Akiro de la unika peceta ID de FPGA-aparato"
Majo, 2013	1.0	Komenca eldono.

Sendu Rimarkojn

Dokumentoj/Rimedoj

Intel Chip ID FPGA IP Kernoj [pdf] Uzantogvidilo Chip ID FPGA IP Kernoj, Chip ID, FPGA IP Kernoj, IP Kernoj

Referencoj

• Uzanto Manlibro