គោលការណ៍ណែនាំការធ្វើចំណាកស្រុករបស់ intel ពី Arria 10 ទៅ Stratix 10 សម្រាប់ប្រព័ន្ធរង 10G Ethernet

ការណែនាំអំពីការធ្វើចំណាកស្រុកពី Intel® Arria® 10 ទៅ Intel® Stratix® 10 សម្រាប់ប្រព័ន្ធរង 10G Ethernet

Low Latency (LL) Ethernet 10G (10GbE) Media Access Controller (MAC) Intel® FPGA IP core រួមមាន Intel Stratix® 10 និង Intel Arria® 10 design examples ដែលអនុលោមតាមលក្ខណៈបច្ចេកទេស IEEE 802.3-2008 ។ ចំណុចប្រទាក់រវាង Intel Stratix 10 LL 10GbE MAC Intel FPGA IP core និងចំណុចប្រទាក់រាងកាយ (PHY) IP core គឺខុសគ្នាបើប្រៀបធៀបទៅនឹង Intel Arria 10 LL 10GbE MAC Intel FPGA IP core ជាមួយ PHY IP core ។

គោលការណ៍ណែនាំការធ្វើចំណាកស្រុកទាំងនេះគឺមានន័យសម្រាប់អ្នកដែលធ្លាប់ស្គាល់ Intel Arria 10 LL 10GbE MAC Intel FPGA IP core ។ ប្រើគោលការណ៍ណែនាំអំពីការធ្វើចំណាកស្រុកទាំងនេះ ប្រសិនបើអ្នកចង់ធ្វើចំណាកស្រុក Intel Arria 10 LL 10GbE MAC រចនាដើម្បីប្រើឧបករណ៍ Intel Stratix 10 ។

ប្រព័ន្ធ Intel Stratix 10 LL 10GbE MAC

ការប្រៀបធៀបរវាង Intel Stratix 10 និង Intel Arria 10 Design Examples សម្រាប់ LL 10GbE MAC Intel FPGA IP Core

រចនា Example	វ៉ារ្យ៉ង់ MAC	ភី	កញ្ចប់អភិវឌ្ឍន៍	ក្រុមហ៊ុន Intel Arria ១០	Intel Stratix 10
10GBASE-R អ៊ីសឺរណិត	10G	PHY ដើម (គាំទ្រ L/H-tile Native PHY សម្រាប់ Intel Stratix 10)	Intel Arria 10 / Intel Stratix 10 GX Transceiver សុចរិតភាពនៃសញ្ញា	បាទ	បាទ
អ៊ីសឺរណិត 1G/2.5G ជាមួយ 1588	1G/2.5G	1G/2.5G/5G/10G ពហុអត្រាអ៊ីសឺរណិត PHY	Intel Arria 10 / Intel Stratix 10 GX Transceiver សុចរិតភាពនៃសញ្ញា	បាទ	បាទ
1G/2.5G/10G អ៊ីសឺរណិត	1G/2.5G/10G	1G/2.5G/5G/10G ពហុអត្រាអ៊ីសឺរណិត PHY	Intel Arria 10 / Intel Stratix 10 GX Transceiver សុចរិតភាពនៃសញ្ញា	បាទ	បាទ
10GBASE-R ចុះឈ្មោះរបៀបអ៊ីសឺរណិត	10G	PHY ដើម	Intel Arria 10 GX Transceiver Signal Integrity	បាទ	មិនអាចប្រើបាន
XAUI អ៊ីសឺរណិត	10G	XAUI PHY	Intel Arria 10 GX FPGA	បាទ	មិនអាចប្រើបាន
អ៊ីសឺរណិត 1G/10G	1G/10G	1G/10GbE និង 10GBASE-KR PHY	Intel Arria 10 GX Transceiver Signal Integrity	បាទ	មិនអាចប្រើបាន
បន្ត។

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានានូវដំណើរការនៃផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃលក្ខណៈបច្ចេកទេសឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។

ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានអះអាងថាជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

រចនា Example	វ៉ារ្យ៉ង់ MAC	ភី	កញ្ចប់អភិវឌ្ឍន៍	ក្រុមហ៊ុន Intel Arria ១០	Intel Stratix 10
អ៊ីសឺរណិត 1G/10G ជាមួយ 1588	1G/10G	1G/10GbE និង 10GBASE-KR PHY	Intel Arria 10 GX Transceiver Signal Integrity	បាទ	មិនអាចប្រើបាន
១២.០M / 100M / 1G / 10G អ៊ីសឺរណិត	១២.០M / 100M / 1G / 10G	1G/10GbE និង 10GBASE-KR PHY	Intel Arria 10 GX Transceiver Signal Integrity	បាទ	មិនអាចប្រើបាន
១២.០M / 100M / 1G / 10G អ៊ីសឺរណិតជាមួយ 1588	១២.០M / 100M / 1G / 10G	1G/10GbE និង 10GBASE-KR PHY	Intel Arria 10 GX Transceiver Signal Integrity	បាទ	មិនអាចប្រើបាន
អ៊ីសឺរណិត 1G/2.5G	1G/2.5G	1G/2.5G/5G/10G ពហុអត្រាអ៊ីសឺរណិត PHY	Intel Arria 10 GX Transceiver Signal Integrity	បាទ	មិនអាចប្រើបាន
10G USXGMII អ៊ីសឺរណិត	1G/2.5G/5G/10G (USXGMII)	1G/2.5G/5G/10G ពហុអត្រាអ៊ីសឺរណិត PHY	Intel Arria 10 GX Transceiver Signal Integrity	បាទ	មិនអាចប្រើបាន

ចំណាំ៖
អ្នកអាចចូលទៅកាន់ការរចនាដែលបានរាយបញ្ជី examples តាមរយៈកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ LL 10GbE MAC នៅក្នុងកម្មវិធី Intel Quartus® Prime Pro Edition ។

ព័ត៌មានពាក់ព័ន្ធ

• មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ MAC អ៊ីសឺរណិតទាប 10G
• Intel Stratix 10 Low Latency Ethernet 10G MAC Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
• ការណែនាំអ្នកប្រើប្រាស់ Intel Stratix 10 L- និង H-Tile Transceiver PHY

ការកំណត់រចនាសម្ព័ន្ធដែលគាំទ្រសម្រាប់ Intel Stratix 10 និង Intel Arria 10 LL 10GbE MAC Designs

តារាងខាងក្រោមរាយបញ្ជីការកំណត់រចនាសម្ព័ន្ធ Intel Stratix 10 និង Intel Arria 10 Ethernet IP ដែលអាចធ្វើទៅបាន។

ការកំណត់រចនាសម្ព័ន្ធដែលគាំទ្រសម្រាប់ Intel Arria 10 និង Intel Stratix 10 Ethernet IP Configuration

ស្នូល IP		ក្រុមហ៊ុន Intel Arria ១០	Intel Stratix 10
LL 10GbE MAC	ល្បឿន	• 10G
		• 1G/10G
		• 10M/100M/1G/10G
		• 1G/2.5G
		• 1G/2.5G/10G
		• 1G/2.5G/5G/10G (ចំណុចប្រទាក់ USXGMII)
		• 10M/100M/1G/2.5G
		•    10M/100M/1G/2.5G/10G
	លក្ខណៈពិសេស IEEE 1588v2	• 10G	• 10G
		• 1G/10G	• 1G/10G
		• 10M/100M/1G/10G	• 10M/100M/1G/10G
		• 1G/2.5G	• 1G/2.5G
			• 1G/2.5G/10G
បន្ត។

ស្នូល IP		ក្រុមហ៊ុន Intel Arria ១០	Intel Stratix 10
1G/2.5G/5G/10G អ៊ីសឺរណិតពហុអត្រា PHY	ល្បឿន	• 2.5G • 1G/2.5G • 1G/2.5G/10G (MGBASE-T PHY) • 1G/2.5G/5G/10G (ចំណុចប្រទាក់ USXGMII/NBASE-T PHY)
	លក្ខណៈពិសេស IEEE 1588v2	• 2.5G • 1G/2.5G	• 2.5G • 1G/2.5G • 1G/2.5G/10G មិនគាំទ្រសម្រាប់របៀប SGMII ដែលបានបើក។
	របៀប SGMII	មិនអាចប្រើបាន	• 1G/2.5G • 1G/2.5G/10G
XAUI PHY		មាន	មិនអាចប្រើបាន
Intel Stratix 10 L-tile/H-tile Transceiver Native PHY		មិនអាចប្រើបាន	ការកំណត់ជាមុនដែលគាំទ្រ៖ • 10GBASE-R • 10GBASE-R 1588 • 10GBASE-R ភាពយឺតយ៉ាវទាប • 10GBASE-R ជាមួយ KR FEC
Intel Arria 10 Transceiver Native PHY		ការកំណត់ជាមុនដែលគាំទ្រ៖ • 10GBASE-R • របៀបចុះឈ្មោះ 10GBASE-R • 10GBASE-R ភាពយឺតយ៉ាវទាប • 10GBASE-R ជាមួយ KR FEC	មិនអាចប្រើបាន
Intel Arria 10 1G/10GbE និង 10GBASE-KR PHY		មាន	មិនអាចប្រើបាន
Intel Stratix 10 10GBASE-KR PHY		មិនអាចប្រើបាន	មាន

នាឡិកា និងកំណត់រចនាសម្ព័ន្ធឡើងវិញ

Intel Stratix 10 LL 10GbE MAC និង Intel Stratix 10 Transceiver Native PHY IP Cores

អ្នកអាចកំណត់រចនាសម្ព័ន្ធ Intel Stratix 10 Transceiver Native PHY IP core ដើម្បីអនុវត្ត 10GBASE-R PHY ជាមួយនឹងស្រទាប់រូបវិទ្យាជាក់លាក់នៃអ៊ីសឺរណិតដែលដំណើរការក្នុងអត្រាទិន្នន័យ 10.3125 Gbps ដូចដែលបានកំណត់ក្នុងប្រការ 49 នៃ IEEE 802.3-2008 ជាក់លាក់។ ការកំណត់រចនាសម្ព័ន្ធនេះផ្តល់នូវ XGMII ទៅ LL 10GbE MAC Intel FPGA IP core និងអនុវត្តឆានែលតែមួយ 10.3125Gbps PHY សម្រាប់ការតភ្ជាប់ដោយផ្ទាល់ទៅម៉ូឌុលអុបទិកតូចមួយដែលអាចដោតបានបូក (SFP+) ដោយប្រើចំណុចប្រទាក់ទម្រង់កត្តាតូច (SFI) អគ្គិសនី។ ការបញ្ជាក់។

តួលេខខាងក្រោមបង្ហាញពីការផ្លាស់ប្តូរពីការរចនា Intel Arria 10 ទៅការរចនា Intel Stratix 10 ។

គ្រោងការណ៍កំណត់ម៉ោង និងកំណត់ឡើងវិញសម្រាប់ LL 10GbE MAC និង Intel Stratix 10 Transceiver Native PHY នៅក្នុង 10GBASE-R Design Exampចំណុចប្រទាក់

ព័ត៌មានពាក់ព័ន្ធ
AN795៖ ការអនុវត្តគោលការណ៍ណែនាំសម្រាប់ប្រព័ន្ធរង 10G អ៊ីសឺរណិត ដោយប្រើប្រាស់នូវ Low Latency 10G MAC IP Core នៅក្នុងឧបករណ៍ Arria 10

Intel Stratix 10 LL 10GbE MAC និង Intel Stratix 10 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP Cores

1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP core សម្រាប់ឧបករណ៍ Intel Stratix 10 ផ្តល់ GMII និង XGMII ដល់ LL 10GbE MAC Intel FPGA IP core។ 1G/ 2.5G/5G/10G Multi-rate Ethernet PHY IP core អនុវត្តឆានែលតែមួយ 1G/ 2.5G/5G/10Gbps ស៊េរី PHY ។ ការរចនាផ្តល់នូវការភ្ជាប់ដោយផ្ទាល់ទៅ 1G/2.5GbE ម៉ូឌុលដោត SFP+ ល្បឿនពីរ ឧបករណ៏ MGBASE-T ស្ពាន់ PHY ខាងក្រៅ ឬចំណុចប្រទាក់បន្ទះឈីបទៅបន្ទះឈីប។ ស្នូល IP ទាំងនេះគាំទ្រអត្រាទិន្នន័យដែលអាចកំណត់រចនាសម្ព័ន្ធឡើងវិញបាន។

តួលេខខាងក្រោមបង្ហាញពីការផ្លាស់ប្តូរពីការរចនា Intel Arria 10 ទៅជាការរចនា Intel Stratix 10 ។

គ្រោងការណ៍កំណត់ម៉ោង និងកំណត់ឡើងវិញសម្រាប់ LL 10GbE MAC និង 1G/2.5G/5G/10G Multi-rate Ethernet PHY Design Example (1G/2.5G/10G Mode) សម្រាប់ Intel Stratix 10 Deviecs

តួរលេខខាងក្រោមបង្ហាញពីគ្រោងការណ៍កំណត់ម៉ោង និងកំណត់ឡើងវិញចុងក្រោយបំផុតនៃ 1G/2.5G Ethernet ជាមួយនឹងការរចនាមុខងារ IEEE 1588v2 exampកំណត់គោលដៅលើឧបករណ៍ Intel Stratix 10 ។ មានភាពខុសគ្នារវាងដំណោះស្រាយនេះ និងកំណែដែលត្រូវបានណែនាំនៅក្នុងឧបករណ៍ Intel Arria 10 ។ ការកែប្រែគឺចាំបាច់នៅពេលផ្លាស់ប្តូរការរចនាពីឧបករណ៍ Intel Arria 10 ទៅឧបករណ៍ Intel Stratix 10 ។

គ្រោងការណ៍កំណត់ម៉ោង និងកំណត់ឡើងវិញសម្រាប់ LL 10GbE MAC និង 1G/2.5G/5G/10G Multi-rate Ethernet PHY Design Example (របៀប 1G/2.5G ជាមួយមុខងារ IEEE 1588v2) សម្រាប់ឧបករណ៍ Intel Stratix 10

ច្រកនាឡិកាបញ្ចូលថ្មី latency_sclk មាននៅក្នុងឧបករណ៍ Intel Stratix 10។ ច្រកនេះអាចប្រើបាននៅពេលអ្នកបើកប៉ារ៉ាម៉ែត្រច្រកវាស់ភាពយឺតយ៉ាវនៅក្នុង Intel Stratix 10 L/H-Tile Transceiver Native PHY IP core ឬ Enable IEEE 1588 Precision Time Protocol parameter នៅក្នុង 1G/2.5G/5G/10G Multi- វាយតម្លៃ Ethernet PHY Intel FPGA IP core ។ ច្រកនេះត្រូវបានទាមទារសម្រាប់គំរូរង្វាស់ភាពយឺតយ៉ាវកំណត់សម្រាប់ឧបករណ៍ Intel Stratix 10 ។ សម្រាប់ព័ត៌មានបន្ថែម សូមមើលជំពូកគំរូនៃការប្រើប្រាស់ភាពយឺតយ៉ាវកំណត់នៅក្នុង Intel Stratix 10 L/H-Tile Transceiver PHY User Guide ។

ដើម្បីភ្ជាប់ I/O phase-locked loop (IOPLL) បន្ថែម Intel Stratix 10 Clock Control (stratix10_clkctrl) IP ពី IP Catalog ។ IOPLL ផ្តល់ពីរ sampលីងនាឡិកានៅក្នុងការរចនានេះ: 53.33 MHz សម្រាប់របៀប 2.5G និង 80 MHz សម្រាប់របៀប 1G ។

រូបខាងក្រោមបង្ហាញពីព័ត៌មានលម្អិតនៃការតភ្ជាប់ដោយផ្អែកលើការរចនាអ៊ីសឺរណិត 1G/2.5G។

ដ្យាក្រាមតភ្ជាប់សម្រាប់ 1G/2.5G Ethernet ជាមួយនឹងការរចនា 1588 សម្រាប់ឧបករណ៍ Intel Stratix 10

អ្នកត្រូវតែធានាថាច្រក inclk0x ភ្ជាប់ទៅ 2.5G sampling clock និងច្រក inclk1x ភ្ជាប់ទៅ 1G sampនាឡិកាលីង។ ច្រកនាឡិកាទិន្នផលនៃការត្រួតពិនិត្យនាឡិកាក្លាយជាច្រក latency_sclk ។ សម្រាប់ការផ្លាស់ប្តូរការរចនាពីឧបករណ៍ Intel Arria 10 ទៅឧបករណ៍ Intel Stratix 10 អ្នកអាចប្រើការតភ្ជាប់ស្រដៀងគ្នាឡើងវិញរវាងប្លុកកំណត់រចនាសម្ព័ន្ធ 1G/2.5G និងឧបករណ៍បញ្ជាកំណត់ឡើងវិញឧបករណ៍បញ្ជូន។

ព័ត៌មានពាក់ព័ន្ធ

• ការណែនាំអ្នកប្រើប្រាស់ Intel Stratix 10 L- និង H-Tile Transceiver PHY
• AN795៖ ការអនុវត្តគោលការណ៍ណែនាំសម្រាប់ប្រព័ន្ធរង 10G អ៊ីសឺរណិត ដោយប្រើកម្រិតទាប 10G MAC IP Core នៅក្នុងឧបករណ៍ Arria 10
• Intel Stratix 10 Clocking និង PLL User Guide

ផែនទីចុះឈ្មោះ IP

ស្នូល LL 10GbE MAC Intel FPGA IP សម្រាប់ឧបករណ៍ Intel Stratix 10 ប្រើផែនទីចុះឈ្មោះដូចគ្នានឹង LL 10GbE MAC Intel FPGA IP core សម្រាប់ឧបករណ៍ Intel Arria 10 ។ ការកំណត់ជាមុន Multi-rate Ethernet PHY និង 10GBASE-R PHY ក៏ប្រើផែនទីចុះឈ្មោះដូចគ្នាសម្រាប់ការរចនា Intel Stratix 10 និង Intel Arria 10 ផងដែរ។ ស្នូល LL 10GbE MAC Intel FPGA IP សម្រាប់ឧបករណ៍ Intel Stratix 10 នៅតែគាំទ្រភាពឆបគ្នាថយក្រោយជាមួយ 10GbE IP ជាមួយនឹងអាដាប់ទ័រ 64-bit Avalon Memory-Mapped (MM) ។

ព័ត៌មានពាក់ព័ន្ធ
មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ MAC អ៊ីសឺរណិតទាប 10G ។

ភាពខុសគ្នានៃការតភ្ជាប់សញ្ញារវាង Intel Stratix 10 និង Intel Arria 10 Ethernet Design Examples

សម្រាប់ LL 10GbE MAC Intel FPGA IP core មិនមានសញ្ញាថ្មីដែលត្រូវបានណែនាំសម្រាប់ឧបករណ៍ Intel Stratix 10 ទេ។ មានសញ្ញាស្ថានភាពកំណត់ឡើងវិញអសមកាលថ្មីដែលត្រូវបានណែនាំនៅក្នុង Intel Stratix 10 L/H-Tile Transceiver Native PHY IP Core ។ ភាពខុសប្លែកគ្នានេះអនុវត្តចំពោះស្នូល Ethernet PHY IP ទាំងអស់ ដែលរួមបញ្ចូលទាំងវ៉ារ្យ៉ង់ទាំងអស់នៃ 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP cores និង 10GBASE-R PHY Intel FPGA IP cores។

ភាពខុសគ្នានៃសញ្ញាចំណុចប្រទាក់រវាង Intel Stratix 10 L/H-Tile Transceiver Native PHY/Multi-rate Ethernet PHY និង Intel Arria 10 Transceiver Native PHY/Multi-rate Ethernet PHY

ចំណាំ៖ = ចំនួនផ្លូវ។

សញ្ញាចំណុចប្រទាក់ Intel Stratix 10	សញ្ញាចំណុចប្រទាក់ Intel Arria 10	មតិយោបល់
tx_analogreset_stat[ -១ :0]	មិនអាចប្រើបាន	ច្រកស្ថានភាពកំណត់ឡើងវិញទាំងនេះត្រូវបានណែនាំថ្មីនៅក្នុងឧបករណ៍ Intel Stratix 10 ប៉ុណ្ណោះ។ ភ្ជាប់ទៅសញ្ញាដែលត្រូវគ្នានៅក្នុង Transceiver PHY Reset Controller IP core ដែលអនុវត្តលំដាប់កំណត់ឡើងវិញដែលសមរម្យសម្រាប់ឧបករណ៍។
rx_analogreset_stat[ -១ :0]	មិនអាចប្រើបាន
tx_digitalreset_stat[ - 1:0]	មិនអាចប្រើបាន
rx_digitalreset_stat[ - 1:0]	មិនអាចប្រើបាន
latency_sclk	មិនអាចប្រើបាន	នាឡិកា​យោង​បញ្ចូល​ការ​វាស់វែង​ភាព​យឺតយ៉ាវ។ សampling clock សម្រាប់វាស់ភាពយឺតយ៉ាវនៃ transceiver application interface block (AIB) datapath។ ច្រកនេះអាចប្រើបាននៅពេលដែលជម្រើសច្រកវាស់ភាពយឺតនៅក្នុង Intel Stratix 10 L/H-Tile Transceiver Native PHY IP core ឬ IEEE 1588 Precision Time Protocol ជម្រើសនៅក្នុង 1G/ 2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA ស្នូល IP ត្រូវបានបើក។
reconfig_address [កំណត់ហេតុ2 +10:0]	reconfig_address [កំណត់ហេតុ2+9:0]	សញ្ញាអាសយដ្ឋានកំណត់រចនាសម្ព័ន្ធឡើងវិញបានភ្ជាប់ទៅប្លុកកំណត់រចនាសម្ព័ន្ធឡើងវិញ។ ឡានក្រុងអាស័យដ្ឋានដែលធ្លាប់បញ្ជាក់អាសយដ្ឋានដែលត្រូវចូលប្រើសម្រាប់ប្រតិបត្តិការទាំងអាន និងសរសេរ។

ភាពខុសគ្នានៃសញ្ញាចំណុចប្រទាក់រវាង Intel Stratix 10 Transceiver Reset Controller IP និង Intel Arria 10 Transceiver Reset Controller IP

ចំណាំ៖ = ចំនួនផ្លូវ។

សញ្ញាចំណុចប្រទាក់ Intel Stratix 10	សញ្ញាចំណុចប្រទាក់ Intel Arria 10	មតិយោបល់
tx_analogreset_stat[ -១ :0]	មិនអាចប្រើបាន	នេះគឺជាសញ្ញាស្ថានភាពកំណត់ឡើងវិញពី Transceiver Native PHY IP Core ។ មាន tx_analogreset_stat មួយ ក្នុងមួយប៉ុស្តិ៍។ នៅពេលអះអាង ការកំណត់ឡើងវិញសម្រាប់ TX PMA ចាប់ផ្តើម។ នៅពេលដែលត្រូវបានលុបចោល កំណត់លំដាប់ឡើងវិញសម្រាប់ការបញ្ចប់ TX PMA ។
rx_analogreset_stat[ -១ :0]	មិនអាចប្រើបាន	នេះគឺជាសញ្ញាស្ថានភាពកំណត់ឡើងវិញពី Transceiver Native PHY IP Core ។ មាន rx_analogreset_stat មួយក្នុងមួយប៉ុស្តិ៍។ នៅពេលអះអាង ការកំណត់ឡើងវិញសម្រាប់ RX PMA ចាប់ផ្តើម។ នៅពេលដែលត្រូវបានលុបចោល កំណត់លំដាប់ឡើងវិញសម្រាប់ការបញ្ចប់ RX PMA ។
tx_digitalreset_stat[ - 1:0]	មិនអាចប្រើបាន	នេះគឺជាសញ្ញាស្ថានភាពកំណត់ឡើងវិញពី Transceiver Native PHY IP Core ។ មាន tx_digitalreset_stat មួយក្នុងមួយប៉ុស្តិ៍។ នៅពេលអះអាង ការកំណត់ឡើងវិញសម្រាប់ TX PCS ចាប់ផ្តើម។
បន្ត។

សញ្ញាចំណុចប្រទាក់ Intel Stratix 10	សញ្ញាចំណុចប្រទាក់ Intel Arria 10	មតិយោបល់
		នៅពេលដែលត្រូវបានលុបចោល កំណត់លំដាប់ឡើងវិញសម្រាប់ TX PCS បញ្ចប់។
rx_digitalreset_stat[ - 1:0]	មិនអាចប្រើបាន	នេះគឺជាសញ្ញាស្ថានភាពកំណត់ឡើងវិញពី Transceiver Native PHY IP Core ។ មាន rx_digitalreset_stat មួយក្នុងមួយប៉ុស្តិ៍។ នៅពេលអះអាង ការកំណត់ឡើងវិញសម្រាប់ RX PCS ចាប់ផ្តើម។ នៅពេលដែលត្រូវបានលុបចោល កំណត់លំដាប់ឡើងវិញសម្រាប់ការបញ្ចប់ RX PCS ។

តួលេខខាងក្រោមបង្ហាញពីការតភ្ជាប់នៃសញ្ញាស្ថានភាពកំណត់ឡើងវិញសម្រាប់ការរចនាប្រព័ន្ធរង Intel Stratix 10 Ethernet 10G ។ នេះអាចអនុវត្តបាន ប្រសិនបើអ្នកប្រើ Intel Stratix 10 L-tile/H-tile Native PHY IP core ឬ 1G/2.5G/5G/10G Multi-rate PHY Intel FPGA IP core។

កំណត់ឡើងវិញនូវស្ថានភាពសញ្ញាដ្យាក្រាមតភ្ជាប់សម្រាប់ Intel Stratix 10 PHY IP Core និងកំណត់ឡើងវិញនូវ IP Core Controller

មានការផ្លាស់ប្តូរមួយចំនួនចំពោះសញ្ញាចំណុចប្រទាក់ ATX PLL និង fPLL សម្រាប់ឧបករណ៍ Intel Stratix 10 បើប្រៀបធៀបទៅនឹងឧបករណ៍ Intel Arria 10 ។ ប្រសិនបើអ្នកកំពុងផ្លាស់ប្តូរការរចនាអ៊ីសឺរណិតពីឧបករណ៍ Intel Arria 10 ទៅឧបករណ៍ Intel Stratix 10 សូមដកសញ្ញាកំណត់ឡើងវិញ mcgb_rst និង pll_powerdown ព្រោះវាមិនមាននៅក្នុង Intel Stratix 10 ទេ។

តួលេខខាងក្រោមបង្ហាញពីភាពខុសគ្នារវាង Intel Stratix 10 L-Tile/H-Tile ATX PLL និង Intel Arria 10 ATX PLL ។

ការប្រៀបធៀបរវាង Interface Signals សម្រាប់ Intel Stratix 10 L-Tile/H-Tile Transceiver ATX PLL និង Intel Arria 10 Transceiver ATX PLL

ការផ្លាស់ប្តូរមួយផ្សេងទៀតនៅលើ Intel Stratix 10 L-Tile/H-Tile Transceiver PHY គឺជា 1 ប៊ីតបន្ថែមទៀតដែលត្រូវបានបន្ថែមទៅរថយន្តក្រុង reconfig_address បើប្រៀបធៀបទៅនឹងកំណែ Intel Arria 10 Transceiver PHY ។ ការផ្លាស់ប្តូរដូចគ្នាគឺត្រូវបានទាមទារសម្រាប់ Multi-rate PHY ដូចដែលវាត្រូវបានបង្កើតឡើងដោយការប្រើ PHY ដើមជាបន្ទាត់មូលដ្ឋាន។

រូបខាងក្រោមបង្ហាញពីវិធីភ្ជាប់ reconfig_address។

ប្លុកដ្យាក្រាមនៅលើការតភ្ជាប់អាសយដ្ឋានកំណត់រចនាសម្ព័ន្ធឡើងវិញសម្រាប់ Intel Stratix 10 ការរចនាប្រព័ន្ធរងអ៊ីសឺរណិត
អតីតample បង្ហាញគឺផ្អែកលើ Ethernet design exampម៉ូដែល។ សម្រាប់ប្លុកដែលបង្កើតដោយអ្នករចនាវេទិកា អ្នកអាចទទួលបានម៉ូឌុលពីការរចនា example files.

ព័ត៌មានពាក់ព័ន្ធ

• Intel Stratix 10 Low Latency Ethernet 10G MAC Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
• ការណែនាំអ្នកប្រើប្រាស់ Intel Stratix 10 L- និង H-Tile Transceiver PHY
• Intel Stratix 10 Clocking និង PLL User Guide

លំហូរចំណាកស្រុក

មានតែកម្មវិធី Intel Quartus Prime Pro Edition ប៉ុណ្ណោះដែលផ្តល់នូវការរចនា Intel Stratix 10 ។ ប្រសិនបើអ្នកកំពុងប្រើការរចនា Intel Arria 10 Ethernet ពី Intel Quartus Prime Standard Edition អ្នកត្រូវប្តូរទៅកំណែ Intel Quartus Prime Pro Edition សម្រាប់ការរចនា Intel Stratix 10 ណាមួយ។

ព័ត៌មានពាក់ព័ន្ធ
សៀវភៅណែនាំ Intel Quartus Prime Pro Edition ភាគ 1៖ ការរចនា និងការចងក្រង

• ផ្តល់ព័ត៌មានបន្ថែមអំពីការធ្វើឱ្យប្រសើរឡើងនូវស្នូល IP និងប្រព័ន្ធ Qsys Pro ទៅកម្មវិធី Quartus Prime Pro Edition ។

ប្រវត្តិនៃការកែប្រែឯកសារសម្រាប់ AN 808

ការណែនាំអំពីការធ្វើចំណាកស្រុកពី Intel Arria 10 ទៅ Intel Stratix 10 សម្រាប់ប្រព័ន្ធរង 10G Ethernet

កំណែឯកសារ	ការផ្លាស់ប្តូរ
2019.11.20	• ប្តូរឈ្មោះជា Intel ។ • រូបភាពដែលបានធ្វើបច្ចុប្បន្នភាព៖ គ្រោងការណ៍កំណត់ម៉ោង និងកំណត់ឡើងវិញសម្រាប់ LL 10GbE MAC និង 1G/2.5G/5G/10G Multi-rate Ethernet PHY Design Example (របៀប 1G/2.5G ជាមួយមុខងារ IEEE 1588v2) សម្រាប់ឧបករណ៍ Intel Stratix 10។ • បានធ្វើបច្ចុប្បន្នភាពវិចារណកថាទូទាំងឯកសារ។

កាលបរិច្ឆេទ	កំណែ	ការផ្លាស់ប្តូរ
ខែមិថុនា ឆ្នាំ 2017	2017.06.19	ការចេញផ្សាយដំបូង។

AN 808៖ គោលការណ៍ណែនាំអំពីការធ្វើចំណាកស្រុកពី Intel® Arria® 10 ទៅ Intel® Stratix® 10 សម្រាប់ប្រព័ន្ធរង 10G Ethernet ។

ឯកសារ/ធនធាន

គោលការណ៍ណែនាំការធ្វើចំណាកស្រុករបស់ intel ពី Arria 10 ទៅ Stratix 10 សម្រាប់ប្រព័ន្ធរង 10G Ethernet [pdf] ការណែនាំអ្នកប្រើប្រាស់ គោលការណ៍ណែនាំអំពីការធ្វើចំណាកស្រុកពី Arria 10 ដល់ Stratix 10 សម្រាប់ប្រព័ន្ធរង 10G Ethernet, គោលការណ៍ណែនាំអំពីការធ្វើចំណាកស្រុក, គោលការណ៍ណែនាំការធ្វើចំណាកស្រុក Arria 10, Stratix 10 Migration Guidelines, 10G Ethernet Subsystem Migration Guidelines

ឯកសារយោង

• សៀវភៅណែនាំអ្នកប្រើប្រាស់