ინტელის ლოგოInterlaken (მე-2 თაობა) Intel ®
აგილექსი™ FPGA IP დიზაინი მაგample
მომხმარებლის სახელმძღვანელო

შინაარსი დამალვა
1 სწრაფი დაწყების სახელმძღვანელო
2 დიზაინი მაგampდა აღწერა
3 Interlaken (მე-2 თაობა) Intel Agilex FPGA IP Design Example მომხმარებლის სახელმძღვანელო არქივები
4 დოკუმენტის გადასინჯვის ისტორია Interlaken-ისთვის (მეორე თაობა) Intel Agilex FPGA IP Design Exampმომხმარებლის სახელმძღვანელო
5 დოკუმენტები / რესურსები
5.1 ცნობები
6 დაკავშირებული პოსტები

სწრაფი დაწყების სახელმძღვანელო

ინტერლაკენის (მეორე თაობის) FPGA IP ბირთვი უზრუნველყოფს სიმულაციური ტესტის სკამს და ტექნიკის დიზაინს.ample რომელიც მხარს უჭერს კომპილაციას და ტექნიკის ტესტირებას. როდესაც თქვენ გენერირებთ დიზაინს ყოფილიample, პარამეტრის რედაქტორი ავტომატურად ქმნის fileაუცილებელია დიზაინის სიმულაცია, შედგენა და ტესტირება აპარატურაში. დიზაინი მაგample ასევე ხელმისაწვდომია Interlaken Look-aside ფუნქციისთვის.
საცდელი მაგიდა და დიზაინი ეგampმხარს უჭერს NRZ და PAM4 რეჟიმს E-Tile მოწყობილობებისთვის. ინტერლაკენის (მეორე თაობის) FPGA IP ბირთვი წარმოქმნის დიზაინს examples ზოლების რაოდენობისა და მონაცემთა სიჩქარის ყველა მხარდაჭერილი კომბინაციისთვის.

სურათი 1. დიზაინის განვითარების საფეხურები მაგampleintel Interlaken 2nd Generation Agilex FPGA IP Design Example - სურათი 1

ინტერლაკენის (მეორე თაობის) IP ბირთვის დიზაინი example მხარს უჭერს შემდეგ მახასიათებლებს:

  • შიდა TX to RX სერიული მარყუჟის რეჟიმი
  • ავტომატურად წარმოქმნის ფიქსირებული ზომის პაკეტებს
  • პაკეტის შემოწმების ძირითადი შესაძლებლობები
  • სისტემის კონსოლის გამოყენების შესაძლებლობა დიზაინის ხელახალი ტესტირების მიზნით გადატვირთვისთვის
  • PMA ადაპტაცია

სურათი 2. მაღალი დონის ბლოკის დიაგრამა ინტერლაკენის (მე-2 თაობის) დიზაინისთვის Exampleintel Interlaken 2nd Generation Agilex FPGA IP Design Example - სურათი 2

დაკავშირებული ინფორმაცია

  • Interlaken (მე-2 თაობა) FPGA IP მომხმარებლის სახელმძღვანელო
  • Interlaken (მე-2 თაობა) Intel FPGA IP გამოშვების შენიშვნები

1.1. ტექნიკისა და პროგრამული უზრუნველყოფის მოთხოვნები
ყოფილის შესამოწმებლადampდიზაინისთვის გამოიყენეთ შემდეგი აპარატურა და პროგრამული უზრუნველყოფა:

  • Intel® Prime Pro Edition პროგრამული უზრუნველყოფის ვერსია 21.3
  • სისტემის კონსოლი
  • მხარდაჭერილი სიმულატორები:
    — Siemens* EDA ModelSim* SE ან QuestaSim*
    — Synopsys* VCS*
    — Cadence* Xcelium*
  • Intel Agilex® Quartus™ F-Series Transceiver-SoC განვითარების ნაკრები (AGFB014R24A2E2V)

დაკავშირებული ინფორმაცია
Intel Agilex F-Series Transceiver-SoC Development Kit მომხმარებლის სახელმძღვანელო
1.2. დირექტორია სტრუქტურა
ინტერლაკენის (მეორე თაობის) IP ბირთვის დიზაინი example file დირექტორიები შეიცავს შემდეგ გენერირებულს files დიზაინისთვის მაგampლე.
სურათი 3. გენერირებული ინტერლაკენის (მე-2 თაობის) დირექტორიის სტრუქტურაample დიზაინი

intel Interlaken 2nd Generation Agilex FPGA IP Design Example - სურათი 3

ტექნიკის კონფიგურაცია, სიმულაცია და ტესტი fileს მდებარეობსample_installation_dir>/uflex_ilk_0_example_design.
ცხრილი 1. Interlaken (მე-2 თაობა) IP Core Hardware Design Example File აღწერილობები
ესენი fileს-ში არიანample_installation_dir>/uflex_ilk_0_example_design/ ყოფილიample_design/quartus დირექტორია.

File სახელები აღწერა
example_design.qpf Intel Quartus Prime პროექტი file.
example_design.qsf Intel Quartus Prime პროექტის პარამეტრები file
example_design.sdc jtag_timing_template.sdc Synopsys დიზაინის შეზღუდვა file. თქვენ შეგიძლიათ დააკოპიროთ და შეცვალოთ თქვენი საკუთარი დიზაინისთვის.
sysconsole_testbench.tcl მთავარი file სისტემის კონსოლზე წვდომისთვის

ცხრილი 2. Interlaken (მე-2 თაობა) IP Core Testbench File აღწერა
ეს file არისample_installation_dir>/uflex_ilk_0_example_design/ ყოფილიample_design/rtl დირექტორია.

File სახელი აღწერა
top_tb.sv უმაღლესი დონის საცდელი მაგიდა file.

ცხრილი 3. nterlaken (მე-2 თაობა) IP Core Testbench სკრიპტები
ესენი fileს-ში არიანample_installation_dir>/uflex_ilk_0_example_design/ ყოფილიample_design/testbench დირექტორია.

File სახელი აღწერა
vcstest.sh VCS სკრიპტი ტესტის სკალის გასაშვებად.
vlog_pro.do ModelSim SE ან QuestaSim სკრიპტი ტესტის მაგიდაზე გასაშვებად.
xcelium.შ Xcelium სკრიპტი ტესტის მაგიდაზე გასაშვებად.

1.3. ტექნიკის დიზაინი მაგampკომპონენტები
ყოფილმაample design აკავშირებს სისტემის და PLL საცნობარო საათებს და საჭირო დიზაინის კომპონენტებს. ყოფილმაample design აკონფიგურირებს IP ბირთვს შიდა loopback რეჟიმში და წარმოქმნის პაკეტებს IP core TX მომხმარებლის მონაცემთა გადაცემის ინტერფეისზე. IP ბირთვი აგზავნის ამ პაკეტებს შიდა მარყუჟის გზაზე გადამცემის მეშვეობით.
მას შემდეგ, რაც IP ბირთვის მიმღები მიიღებს პაკეტებს loopback გზაზე, ის ამუშავებს ინტერლაკენის პაკეტებს და გადასცემს მათ RX მომხმარებლის მონაცემთა გადაცემის ინტერფეისზე. ყოფილმაample design ამოწმებს, რომ მიღებული და გადაცემული პაკეტები ემთხვევა.
აპარატურა ყოფილიampდიზაინი მოიცავს გარე PLL-ებს. შეგიძლიათ გაეცნოთ მკაფიო ტექსტს fileს-მდე view sampკოდი, რომელიც ახორციელებს ერთ შესაძლო მეთოდს გარე PLL-ების ინტერლაკენის (მეორე თაობის) FPGA IP-სთან დასაკავშირებლად.
ინტერლაკენის (მეორე თაობის) ტექნიკის დიზაინი example მოიცავს შემდეგ კომპონენტებს:

  1. ინტერლაკენი (მე-2 თაობა) FPGA IP
  2. პაკეტის გენერატორი და პაკეტის შემმოწმებელი
  3. JTAG კონტროლერი, რომელიც აკავშირებს სისტემის კონსოლს. თქვენ დაუკავშირდით კლიენტის ლოგიკას სისტემის კონსოლის მეშვეობით.

სურათი 4. Interlaken (მე-2 თაობა) ტექნიკის დიზაინი მაგampმაღალი დონის ბლოკის დიაგრამა E-ფილა NRZ რეჟიმის ვარიაციებისთვისintel Interlaken 2nd Generation Agilex FPGA IP Design Example - სურათი 5

ინტერლაკენის (მეორე თაობის) ტექნიკის დიზაინი example, რომელიც მიზნად ისახავს E-tile PAM4 რეჟიმის ვარიაციებს, მოითხოვს დამატებით clock mac_clkin-ს, რომელსაც IO PLL გამოიმუშავებს. ეს PLL უნდა გამოიყენოს იგივე საცნობარო საათი, რომელიც ამოძრავებს pll_ref_clk.

სურათი 5. Interlaken (მე-2 თაობა) ტექნიკის დიზაინი მაგampმაღალი დონე
ბლოკ-დიაგრამა E-ფილა PAM4 რეჟიმის ვარიაციებისთვისintel Interlaken 2nd Generation Agilex FPGA IP Design Example - სურათი 4

E-tile PAM4 რეჟიმის ვარიაციებისთვის, როდესაც ჩართავთ PAM4 პარამეტრზე გამოუყენებელი გადამცემის არხების შენარჩუნებას, ემატება დამატებითი საცნობარო საათის პორტი (pll_ref_clk [1]). ეს პორტი უნდა იმოძრავებდეს იმავე სიხშირით, რაც განსაზღვრულია IP პარამეტრის რედაქტორში (საცნობარო საათის სიხშირე შენახული არხებისთვის). PAM4-ისთვის გამოუყენებელი გადამცემის არხების შენარჩუნება არჩევითია. ამ საათისთვის მინიჭებული პინი და მასთან დაკავშირებული შეზღუდვები ჩანს QSF-ში, როდესაც ირჩევთ Intel Stratix® 10-ს ან Intel Agilex-ის განვითარების კომპლექტს დიზაინის გენერირებისთვის.
დიზაინისთვის მაგampსიმულაციური ტესტის მაგიდა ყოველთვის განსაზღვრავს ერთსა და იმავე სიხშირეს pll_ref_clk[0] და pll_ref_clk[1].
დაკავშირებული ინფორმაცია
Intel Agilex F-Series Transceiver-SoC Development Kit მომხმარებლის სახელმძღვანელო
1.4. დიზაინის გენერირება

სურათი 6. პროცედურაintel Interlaken 2nd Generation Agilex FPGA IP Design Example - სურათი 6

მიჰყევით ამ ნაბიჯებს ტექნიკის გენერირებისთვისampდიზაინი და ტესტის მაგიდა:

  1. Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში დააწკაპუნეთ File ➤ New Project Wizard ახალი Intel Quartus Prime პროექტის შესაქმნელად, ან დააწკაპუნეთ File ➤ გახსენით Project არსებული Intel Quartus Prime პროექტის გასახსნელად. ოსტატი მოგთხოვთ მიუთითოთ მოწყობილობა.
  2. მიუთითეთ მოწყობილობების ოჯახი Agilex და აირჩიეთ მოწყობილობა თქვენი დიზაინისთვის.
  3. IP კატალოგში იპოვნეთ და ორჯერ დააწკაპუნეთ Interlaken (მე-2 თაობის) Intel FPGA IP-ზე. გამოჩნდება ახალი IP ვარიანტის ფანჯარა.
  4. მიუთითეთ უმაღლესი დონის სახელი თქვენი ინდივიდუალური IP ვარიაციისთვის. პარამეტრის რედაქტორი ინახავს IP ვარიაციის პარამეტრებს a file დაასახელა .ip.
  5. დააწკაპუნეთ OK. გამოჩნდება პარამეტრის რედაქტორი.
    სურათი 7. გამampდიზაინის ჩანართი ინტერლაკენის (მეორე თაობის) Intel FPGA IP პარამეტრის რედაქტორშიintel Interlaken 2nd Generation Agilex FPGA IP Design Example - სურათი 7
  6. IP ჩანართზე მიუთითეთ თქვენი IP ბირთვის ვარიაციის პარამეტრები.
  7. PMA ადაპტაციის ჩანართზე, მიუთითეთ PMA ადაპტაციის პარამეტრები, თუ გეგმავთ PMA ადაპტაციის გამოყენებას თქვენი E-ფილა მოწყობილობის ვარიაციებისთვის.
    ეს ნაბიჯი არჩევითია:
    • აირჩიეთ ადაპტაციის ჩატვირთვის რბილი IP ვარიანტი.
    შენიშვნა: თქვენ უნდა ჩართოთ Native PHY Debug Master Endpoint (NPDME) ვარიანტი IP ჩანართზე, როდესაც ჩართულია PMA ადაპტაცია.
    • აირჩიეთ PMA ადაპტაციის წინასწარ დაყენებული PMA ადაპტაციისთვის აირჩიეთ პარამეტრი.
    • დააწკაპუნეთ PMA ადაპტაციის წინასწარ ჩატვირთვაზე, რათა ჩატვირთოთ საწყისი და უწყვეტი ადაპტაციის პარამეტრები.
    • მიუთითეთ PMA კონფიგურაციების რაოდენობა მხარდასაჭერად, როდესაც ჩართულია მრავალი PMA კონფიგურაცია PMA კონფიგურაციის პარამეტრის გამოყენებით.
    • აირჩიეთ რომელი PMA კონფიგურაცია ჩაიტვირთოთ ან შეინახოთ, აირჩიეთ PMA კონფიგურაციის ჩატვირთვის ან შესანახად.
    • დააწკაპუნეთ ჩატვირთვის ადაპტაციას არჩეული PMA კონფიგურაციიდან, რომ ჩატვირთოთ არჩეული PMA კონფიგურაციის პარამეტრები.
    დამატებითი ინფორმაციისთვის PMA ადაპტაციის პარამეტრების შესახებ, იხილეთ E-Tile Transceiver PHY მომხმარებლის სახელმძღვანელო.
  8. ყოფილზეample Design ჩანართი, აირჩიეთ Simulation ოფცია ტესტის ადგილის გენერირებისთვის და აირჩიეთ Synthesis ვარიანტი ტექნიკის გენერირებისთვის.ampდიზაინი.
    შენიშვნა: თქვენ უნდა აირჩიოთ მინიმუმ ერთი სიმულაციის ან სინთეზის ვარიანტებიდან, გენერირება Example დიზაინი Files.
  9. გენერირებული HDL ფორმატისთვის ხელმისაწვდომია მხოლოდ Verilog.
  10. სამიზნე განვითარების ნაკრებისთვის აირჩიეთ შესაბამისი ვარიანტი.
    შენიშვნა: Intel Agilex F-Series Transceiver SoC Development Kit ვარიანტი ხელმისაწვდომია მხოლოდ მაშინ, როდესაც თქვენი პროექტი განსაზღვრავს Intel Agilex მოწყობილობის სახელს AGFA012 ან AGFA014-ით დაწყებული. როდესაც ირჩევთ განვითარების ნაკრების ვარიანტს, პინების მინიჭებები დაყენებულია Intel Agilex Development Kit მოწყობილობის ნაწილის ნომრის მიხედვით AGFB014R24A2E2V და შეიძლება განსხვავდებოდეს თქვენს მიერ არჩეული მოწყობილობიდან. თუ თქვენ აპირებთ დიზაინის გამოცდას აპარატურაზე სხვა PCB-ზე, აირჩიეთ ოფცია No Development Kit და გააკეთეთ შესაბამისი პინების მინიჭება .qsf-ში. file.
  11. დააჭირეთ Generate Exampდიზაინი. აირჩიეთ Exampჩნდება დიზაინის დირექტორიას ფანჯარა.
  12. თუ გსურთ შეცვალოთ დიზაინი ყოფილიampდირექტორიის ბილიკი ან სახელი ნაჩვენები ნაგულისხმევიდან (uflex_ilk_0_example_design), დაათვალიერეთ ახალი გზა და ჩაწერეთ ახალი დიზაინი exampდირექტორიის სახელი.
  13. დააწკაპუნეთ OK.

დაკავშირებული ინფორმაცია

1.5. დიზაინის სიმულაცია მაგample Testbench
იხილეთ Interlaken (მე-2 თაობა) ტექნიკის დიზაინი Exampმაღალი დონის ბლოკი ელექტრონული კრამიტის NRZ რეჟიმის ვარიაციებისთვის და ინტერლაკენის (მეორე თაობის) ტექნიკის დიზაინი Exampმაღალი დონის ბლოკი E-ფილა PAM4 რეჟიმის ვარიაციების ბლოკ-სქემები სიმულაციური ტესტის სკამისთვის.

სურათი 8. პროცედურაintel Interlaken 2nd Generation Agilex FPGA IP Design Example - სურათი 8

მიჰყევით ამ ნაბიჯებს ტესტის მაგიდის სიმულაციისთვის:

  1. ბრძანების სტრიქონში გადადით testbench სიმულაციის დირექტორიაში. დირექტორია არისample_installation_dir>/example_design/ testbench Intel Agilex მოწყობილობებისთვის.
  2. გაუშვით სიმულაციური სკრიპტი თქვენი არჩეული მხარდაჭერილი სიმულატორისთვის. სკრიპტი აგროვებს და აწარმოებს ტესტის მაგიდას სიმულატორში. თქვენმა სკრიპტმა უნდა შეამოწმოს, რომ SOP და EOP რაოდენობა ემთხვევა სიმულაციის დასრულების შემდეგ. იხილეთ ცხრილი Steps to Run Simulation.
    ცხრილი 4. ნაბიჯები სიმულაციის გასაშვებად
    სიმულატორი ინსტრუქციები
    ModelSim SE ან QuestaSim ბრძანების სტრიქონში ჩაწერეთ -do vlog_pro.do. თუ გირჩევნიათ სიმულაცია ModelSim GUI-ის გამოტანის გარეშე, აკრიფეთ vsim -c -do vlog_pro.do
    VCS ბრძანების სტრიქონში ჩაწერეთ sh vcstest.sh
    Xcelium ბრძანების სტრიქონში ჩაწერეთ sh xcelium.sh
  3. გაანალიზეთ შედეგები. წარმატებული სიმულაცია აგზავნის და იღებს პაკეტებს და აჩვენებს "Test PASSED".

ტესტის სკამი დიზაინისთვის ყოფილიample ასრულებს შემდეგ დავალებებს:

  • ახდენს Interlaken-ის (მე-2 თაობის) Intel FPGA IP-ის ინსტალაციას.
  • ბეჭდავს PHY სტატუსს.
  • ამოწმებს მეტაკადრის სინქრონიზაციას (SYNC_LOCK) და სიტყვების (ბლოკის) საზღვრებს (WORD_LOCK).
  • ელოდება ცალკეული ზოლების ჩაკეტვას და გასწორებას.
  • იწყებს პაკეტების გადაცემას.
  • ამოწმებს პაკეტის სტატისტიკას:
    - CRC24 შეცდომები
    - SOPs
    - EOPs

შემდეგი სample გამომავალი ასახავს წარმატებულ სიმულაციური ტესტის გაშვებას ინტერლაკენის რეჟიმში:
******************************************
INFO: ველოდები ზოლების გასწორებას.
მიმღების ყველა ზოლი გასწორებულია და მზად არის ტრაფიკის მისაღებად.
**************************************************
**************************************************
ინფორმაცია: დაიწყეთ პაკეტების გადაცემა
**************************************************
**************************************************
ინფორმაცია: შეწყვიტე პაკეტების გადაცემა
**************************************************
**************************************************
ინფორმაცია: პაკეტების სტატისტიკის შემოწმება
**************************************************
CRC 24 შეცდომები მოხსენებული: 0
გადაცემული SOP: 100
გადაცემული EOP: 100
მიღებული SOP: 100
მიღებული EOP: 100
ECC შეცდომების რაოდენობა: 0
**************************************************
ინფორმაცია: ტესტი ჩააბარა
**************************************************
შენიშვნა: ინტერლაკენის დიზაინი ყოფილიample simulation testbench აგზავნის 100 პაკეტს და იღებს 100 პაკეტს.
შემდეგი სample output ასახავს წარმატებულ სიმულაციური ტესტის გაშვებას Interlaken Look-aside რეჟიმში:
შეამოწმეთ TX და RX Counter თანაბარი თუ არა.
———————————————————-
READ_MM: მისამართი 4000014 = 00000001.
———————————————————-
გამორიცხეთ მრიცხველის ტოლი ბიტი.
———————————————————-
WRITE_MM: მისამართი 4000001 იღებს 00000001.
WRITE_MM: მისამართი 4000001 იღებს 00000000.
———————————————————-
RX_SOP COUNTER.
———————————————————-
READ_MM: მისამართი 400000c = 0000006a.
———————————————————-
RX_EOP COUNTER.
READ_MM: მისამართი 400000d = 0000006a.
———————————————————-
READ_MM: მისამართი 4000010 = 00000000.
———————————————————-
საბოლოო ანგარიშის ჩვენება.
———————————————————-
0 აღმოჩენილი შეცდომა
მოხსენებულია 0 CRC24 შეცდომა
გადაცემულია 106 SOP
გადაცემულია 106 EOP
მიღებულია 106 SOP
მიღებულია 106 EOP
———————————————————-
სიმულაციის დასრულება
———————————————————-
ტესტი ჩააბარა
———————————————————-
შენიშვნა: პაკეტების რაოდენობა (SOPs და EOPs) მერყეობს ზოლზე Interlaken Lookaside-ის დიზაინშიample simulation sampგამომავალი.
დაკავშირებული ინფორმაცია
ტექნიკის დიზაინი მაგampკომპონენტები მე-6 გვერდზე
1.6. დიზაინის შედგენა და კონფიგურაცია მაგample Hardware-ში

სურათი 9. პროცედურაintel Interlaken 2nd Generation Agilex FPGA IP Design Example - სურათი 9

საჩვენებელი ტესტის შედგენა და გაშვება აპარატურაზე მაგampდიზაინისთვის, მიჰყევით ამ ნაბიჯებს:

  1. უზრუნველყოს ტექნიკის მაგampდიზაინის გენერაცია დასრულებულია.
  2. Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში გახსენით Intel Quartus Prime პროექტიample_installation_dir>/example_design/quartus/ ყოფილიample_design.qpf>.
  3. დამუშავების მენიუში დააჭირეთ შედგენის დაწყებას.
  4. წარმატებული შედგენის შემდეგ, .სოფ file ხელმისაწვდომია თქვენს მითითებულ დირექტორიაში.
    მიჰყევით ამ ნაბიჯებს ტექნიკის დასაპროგრამებლადampდიზაინი Intel Agilex მოწყობილობაზე:
  5. დააკავშირეთ Intel Agilex F-Series Transceiver-SoC Development Kit მასპინძელ კომპიუტერს.
    ბ. გაუშვით საათის კონტროლის აპლიკაცია, რომელიც არის განვითარების ნაკრების ნაწილი და დააყენეთ ახალი სიხშირეები დიზაინისთვისampლე. ქვემოთ მოცემულია სიხშირის პარამეტრი საათის კონტროლის აპლიკაციაში:
    • Si5338 (U37), CLK1- 100 MHz
    • Si5338 (U36), CLK2- 153.6 MHz
    • Si549 (Y2), OUT- დააყენეთ pll_ref_clk (1) მნიშვნელობა თქვენი დიზაინის მოთხოვნის შესაბამისად.
    გ. ინსტრუმენტების მენიუში დააჭირეთ პროგრამისტს.
    დ. პროგრამისტში დააჭირეთ Hardware Setup.
    ე. აირჩიეთ პროგრამირების მოწყობილობა.
    ვ. აირჩიეთ და დაამატეთ Intel Agilex F-Series Transceiver-SoC განვითარების ნაკრები, რომელსაც თქვენი Intel Quartus Prime სესიის დაკავშირება შეუძლია.
    გ. დარწმუნდით, რომ რეჟიმი დაყენებულია JTAG.
    თ. აირჩიეთ Intel Agilex მოწყობილობა და დააწკაპუნეთ მოწყობილობის დამატება. პროგრამისტი აჩვენებს თქვენს დაფაზე მოწყობილობებს შორის კავშირების ბლოკ დიაგრამას.
    მე. სტრიქონში თქვენი .sof-ით, მონიშნეთ ველი .sof-ისთვის.
    ჯ. შეამოწმეთ ყუთი პროგრამა/კონფიგურაცია სვეტში.
    კ. დააწკაპუნეთ დაწყება.

დაკავშირებული ინფორმაცია

1.7. ტექნიკის დიზაინის ტესტირება მაგample
მას შემდეგ რაც შეადგინეთ Interlaken (მე-2 თაობა) Intel FPGA IP ბირთვის დიზაინი exampდა დააკონფიგურიროთ თქვენი მოწყობილობა, შეგიძლიათ გამოიყენოთ სისტემის კონსოლი IP ბირთვისა და მისი ჩაშენებული Native PHY IP ძირითადი რეგისტრების დასაპროგრამებლად.
მიჰყევით ამ ნაბიჯებს სისტემის კონსოლის გამოსაყენებლად და ტექნიკის დიზაინის შესამოწმებლადampლე:

  1. Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში, Tools მენიუში დააწკაპუნეთ სისტემის გამართვის ინსტრუმენტებზე ➤ სისტემის კონსოლზე.
  2. შეცვლაample_installation_dir>example_design/ hwtest დირექტორია.
  3. კავშირის გასახსნელად JTAG master, ჩაწერეთ შემდეგი ბრძანება: source sysconsole_testbench.tcl
  4. თქვენ შეგიძლიათ ჩართოთ შიდა სერიული მარყუჟის რეჟიმი შემდეგი დიზაინით, მაგample ბრძანებები:
    ა. stat: ბეჭდავს ზოგადი სტატუსის ინფორმაციას.
    ბ. sys_reset: აღადგენს სისტემას.
    გ. loop_on: რთავს შიდა სერიულ მარყუჟს.
    დ. run_example_design: აწარმოებს დიზაინს exampლე.
    შენიშვნა: თქვენ უნდა გაუშვათ loop_on ბრძანება run_ex-მდეample_design ბრძანება.
    Run_example_design აწარმოებს შემდეგ ბრძანებებს თანმიმდევრობით:
    sys_reset->stat->gen_on->stat->gen_off.
    შენიშვნა: როდესაც ირჩევთ ჩართვა ადაპტაციის ჩატვირთვის რბილი IP ოფციას, run_example_design ბრძანება ასრულებს საწყის ადაპტაციის კალიბრაციას RX მხარეს run_load_PMA_configuration ბრძანების გაშვებით.
  5. თქვენ შეგიძლიათ გამორთოთ შიდა სერიული მარყუჟის რეჟიმი შემდეგი დიზაინით, მაგample ბრძანება:
    ა. loop_off: გამორთავს შიდა სერიულ მარყუჟს.
  6. შეგიძლიათ დაპროგრამოთ IP ბირთვი შემდეგი დამატებითი დიზაინით, მაგample ბრძანებები:
    ა. gen_on: ჩართავს პაკეტის გენერატორს.
    ბ. gen_off: გამორთავს პაკეტის გენერატორს.
    გ. run_test_loop: აწარმოებს ტესტს ჯერ E-ფილა NRZ და PAM4 ვარიაციებისთვის.
    დ. clear_err: ასუფთავებს ყველა წებოვანი შეცდომის ბიტს.
    ე. set_test_mode : აყენებს ტესტს კონკრეტულ რეჟიმში გასაშვებად.
    ვ. get_test_mode: ბეჭდავს მიმდინარე ტესტის რეჟიმს.
    გ. კომპლექტი_ადიდებული_ზომა : ადგენს ადიდებულ ზომას ბაიტებში.
    თ. get_burst_size: ბეჭდავს ადიდებული ზომის ინფორმაციას.

წარმატებული ტესტი ბეჭდავს HW_TEST:PASS შეტყობინებას. ქვემოთ მოცემულია ტესტის ჩაბარების კრიტერიუმები:

  • შეცდომები არ არის CRC32, CRC24 და Checker-ისთვის.
  • გადაცემული SOP და EOPs უნდა შეესაბამებოდეს მიღებულს.

შემდეგი სample გამომავალი ასახავს წარმატებულ ტესტს ინტერლაკენის რეჟიმში:
INFO: INFO: შეწყვიტე პაკეტების გენერირება
==== სტატუსის ანგარიში ====
TX KHz: 402813
RX KHz: 402813
სიხშირის საკეტები: 0x0000ff
TX PLL საკეტი: 0x000001
გასწორება: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
სიტყვის დაბლოკვა: 0x0000ff
სინქრონიზაციის საკეტი: 0x0000ff
CRC32 შეცდომები: 0
CRC24 შეცდომები: 0
შემოწმების შეცდომები: 0
FIFO შეცდომის დროშები: 0x000000
გადაცემული SOPs: 1087913770
გადაცემული EOPs: 1087913770
მიღებული SOPs: 1087913770
მიღებული EOPs: 1087913770
ECC შესწორებულია: 0
ECC შეცდომა: 0
ჩართვის შემდეგ გავიდა 161 წამი
HW_TEST : პასსი
წარმატებული ტესტი ბეჭდავს HW_TEST : PASS შეტყობინებას. ქვემოთ მოცემულია ტესტის ჩაბარების კრიტერიუმები:

  • შეცდომები არ არის CRC32, CRC24 და Checker-ისთვის.
  • გადაცემული SOP და EOPs უნდა შეესაბამებოდეს მიღებულს.

შემდეგი სample გამომავალი ასახავს წარმატებულ ტესტს Interlaken Lookaside რეჟიმში:
INFO: INFO: შეწყვიტე პაკეტების გენერირება
==== სტატუსის ანგარიში ====
TX KHz: 402813
RX KHz: 402812
სიხშირის საკეტები: 0x000fff
TX PLL საკეტი: 0x000001
გასწორება: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
სიტყვების დაბლოკვა: 0x000fff
სინქრონიზაციის საკეტი: 0x000fff
CRC32 შეცდომები: 0
CRC24 შეცდომები: 0
შემოწმების შეცდომები: 0
გადაცემული SOPs: 461
გადაცემული EOPs: 461
მიღებული SOPs: 461
მიღებული EOPs: 461
ჩართვის შემდეგ გავიდა 171 წამი
HW_TEST : პასსი

დიზაინი მაგampდა აღწერა

დიზაინი მაგample აჩვენებს ინტერლაკენის IP ბირთვის ფუნქციონალურობას.
დაკავშირებული ინფორმაცია
Interlaken (მე-2 თაობა) FPGA IP მომხმარებლის სახელმძღვანელო
2.1. დიზაინი მაგample ქცევა
დიზაინის აპარატურაში შესამოწმებლად, სისტემის კონსოლში ჩაწერეთ შემდეგი ბრძანებები:

  1. დაყენების წყარო file:
    % წყაროample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
  2. გაიარეთ ტესტი:
    % run_example_design
  3. ინტერლაკენის (მეორე თაობის) ტექნიკის დიზაინი example ასრულებს შემდეგ ნაბიჯებს:
    ა. აღადგენს ინტერლაკენის (მეორე თაობის) IP-ს.
    ბ. აკონფიგურირებს Interlaken (მე-2 თაობის) IP შიდა მარყუჟის რეჟიმში.
    გ. აგზავნის Interlaken-ის პაკეტების ნაკადს წინასწარ განსაზღვრული მონაცემებით იტვირთება IP ბირთვის TX მომხმარებლის მონაცემთა გადაცემის ინტერფეისში.
    დ. ამოწმებს მიღებულ პაკეტებს და აცნობებს სტატუსს. პაკეტის შემმოწმებელი, რომელიც შედის ტექნიკის დიზაინში, მაგample უზრუნველყოფს შემდეგი ძირითადი პაკეტის შემოწმების შესაძლებლობებს:
    • ამოწმებს, რომ გადაცემული პაკეტის თანმიმდევრობა სწორია.
    • ამოწმებს, რომ მიღებული მონაცემები ემთხვევა მოსალოდნელ მნიშვნელობებს, დარწმუნდება, რომ პაკეტების დაწყების (SOP) და პაკეტის დასასრულის (EOP) დათვლის გასწორება ხდება მონაცემთა გადაცემისა და მიღების დროს.

2.2. ინტერფეისის სიგნალები
ცხრილი 5. დიზაინი მაგampინტერფეისის სიგნალები

პორტის სახელი მიმართულება სიგანე (ბიტი) აღწერა
mgmt_clk შეყვანა 1 სისტემის საათის შეყვანა. საათის სიხშირე უნდა იყოს 100 MHz.
pll_ref_clk /pll_ref_clk[1:0] (2) შეყვანა 2-იან გადამცემის საცნობარო საათი. მართავს RX CDR PLL.
პორტის სახელი მიმართულება სიგანე (ბიტი) აღწერა
pll_ref_clk[1] ხელმისაწვდომია მხოლოდ მაშინ, როცა ჩართავთ შეინახეთ გამოუყენებელი
შენიშვნა: გადამცემი არხები PAM4-ისთვის პარამეტრი E-tile PAM4 რეჟიმის IP ვარიაციებში.
rx_pin შეყვანა ზოლების რაოდენობა მიმღების SERDES მონაცემთა პინი.
tx_pin გამომავალი ზოლების რაოდენობა SERDES მონაცემთა პინის გადაცემა.
rx_pin_n შეყვანა ზოლების რაოდენობა მიმღების SERDES მონაცემთა პინი.
ეს სიგნალი ხელმისაწვდომია მხოლოდ E-tile PAM4 რეჟიმის მოწყობილობის ვარიაციებში.
tx_pin_n გამომავალი ზოლების რაოდენობა SERDES მონაცემთა პინის გადაცემა.
ეს სიგნალი ხელმისაწვდომია მხოლოდ E-tile PAM4 რეჟიმის მოწყობილობის ვარიაციებში.
mac_clk_pll_ref შეყვანა 1 ეს სიგნალი უნდა ამოძრავებდეს PLL-ს და უნდა გამოიყენოს იგივე საათის წყარო, რომელიც ამოძრავებს pll_ref_clk.
ეს სიგნალი ხელმისაწვდომია მხოლოდ E-tile PAM4 რეჟიმის მოწყობილობის ვარიაციებში.
usr_pb_reset_n შეყვანა 1 სისტემის გადატვირთვა.

დაკავშირებული ინფორმაცია
ინტერფეისის სიგნალები
2.3. რეგისტრაცია რუკა
შენიშვნა:

  • დიზაინი მაგampრეგისტრის მისამართი იწყება 0x20**-ით, ხოლო ინტერლაკენის IP ძირითადი რეგისტრის მისამართი იწყება 0x10**-ით.
  • წვდომის კოდი: RO — მხოლოდ წაკითხვა და RW — წაკითხვა/ჩაწერა.
  • სისტემის კონსოლი კითხულობს დიზაინს ყოფილიample რეგისტრირებს და აცნობებს ტესტის სტატუსს ეკრანზე.

ცხრილი 6. დიზაინი მაგample რეგისტრაცია რუკა Interlaken Design Example

ოფსეტი სახელი წვდომა აღწერა
8:00 დაცულია
8:01 დაცულია
8:02 სისტემის PLL გადატვირთვა RO შემდეგი ბიტები მიუთითებს სისტემის PLL გადატვირთვის მოთხოვნას და მნიშვნელობის ჩართვას:
• ბიტი [0] – sys_pll_rst_req
• ბიტი [1] – sys_pll_rst_en
8:03 RX ზოლი გასწორებულია RO მიუთითებს RX ზოლის გასწორებაზე.
8:04 WORD ჩაკეტილია RO [NUM_LANES–1:0] – სიტყვების (ბლოკის) საზღვრების იდენტიფიკაცია.

(2) როდესაც ჩართავთ PAM4 პარამეტრზე გამოუყენებელი გადამცემის არხების შენახვას, დამატებითი საცნობარო საათის პორტი ემატება გამოუყენებელი PAM4 სლავური არხის შესანარჩუნებლად.

ოფსეტი სახელი წვდომა აღწერა
8:05 სინქრონიზაცია ჩაკეტილია RO [NUM_LANES–1:0] – მეტაფრამის სინქრონიზაცია.
8:06 – 8:09 CRC32 შეცდომების რაოდენობა RO მიუთითებს CRC32 შეცდომების რაოდენობაზე.
8'h0A CRC24 შეცდომების რაოდენობა RO მიუთითებს CRC24 შეცდომების რაოდენობაზე.
8'h0B სიგნალი გადადინება/დადინება RO შემდეგი ბიტები მიუთითებს:
• ბიტი [3] – TX წყალქვეშა სიგნალი
• ბიტი [2] – TX გადინების სიგნალი
• ბიტი [1] – RX გადინების სიგნალი
8h0C SOP რაოდენობა RO მიუთითებს SOP-ის რაოდენობას.
8 საათი 0D EOP რაოდენობა RO მიუთითებს EOP-ის რაოდენობას
8'h0E შეცდომების რაოდენობა RO მიუთითებს შემდეგი შეცდომების რაოდენობაზე:
• ზოლის გასწორების დაკარგვა
• უკანონო საკონტროლო სიტყვა
• ჩარჩოების უკანონო ნიმუში
• გამოტოვებული SOP ან EOP მაჩვენებელი
8'h0F send_data_mm_clk RW ჩაწერეთ 1 ბიტამდე [0] გენერატორის სიგნალის გასააქტიურებლად.
8:10 შემოწმების შეცდომა მიუთითებს შემოწმების შეცდომაზე. (SOP მონაცემთა შეცდომა, არხის ნომრის შეცდომა და PLD მონაცემთა შეცდომა)
8:11 სისტემის PLL საკეტი RO ბიტი [0] მიუთითებს PLL დაბლოკვის მითითებაზე.
8:14 TX SOP რაოდენობა RO მიუთითებს პაკეტის გენერატორის მიერ გენერირებული SOP-ის რაოდენობას.
8:15 TX EOP რაოდენობა RO მიუთითებს პაკეტის გენერატორის მიერ გენერირებული EOP-ის რაოდენობას.
8:16 უწყვეტი პაკეტი RW ჩაწერეთ 1 ბიტამდე [0] უწყვეტი პაკეტის გასააქტიურებლად.
8:39 ECC შეცდომების რაოდენობა RO მიუთითებს ECC შეცდომების რაოდენობაზე.
8:40 ECC-მ შეასწორა შეცდომების რაოდენობა RO მიუთითებს შესწორებული ECC შეცდომების რაოდენობაზე.

ცხრილი 7. დიზაინი მაგample რეგისტრაცია რუკა Interlaken Look-aside Design-ისთვის მაგample
გამოიყენეთ ეს სარეგისტრაციო რუკა, როდესაც თქვენ გენერირება დიზაინი exampჩართულია Interlaken Look-aside რეჟიმის პარამეტრის ჩართვა.

ოფსეტი სახელი წვდომა აღწერა
8:00 დაცულია
8:01 მრიცხველის გადატვირთვა RO ჩაწერეთ 1-დან [0]-მდე, რათა წაშალოთ TX და RX მრიცხველის თანაბარი ბიტი.
8:02 სისტემის PLL გადატვირთვა RO შემდეგი ბიტები მიუთითებს სისტემის PLL გადატვირთვის მოთხოვნას და მნიშვნელობის ჩართვას:
• ბიტი [0] – sys_pll_rst_req
• ბიტი [1] – sys_pll_rst_en
8:03 RX ზოლი გასწორებულია RO მიუთითებს RX ზოლის გასწორებაზე.
8:04 WORD ჩაკეტილია RO [NUM_LANES–1:0] – სიტყვების (ბლოკის) საზღვრების იდენტიფიკაცია.
8:05 სინქრონიზაცია ჩაკეტილია RO [NUM_LANES–1:0] – მეტაფრამის სინქრონიზაცია.
8:06 – 8:09 CRC32 შეცდომების რაოდენობა RO მიუთითებს CRC32 შეცდომების რაოდენობაზე.
8'h0A CRC24 შეცდომების რაოდენობა RO მიუთითებს CRC24 შეცდომების რაოდენობაზე.
ოფსეტი სახელი წვდომა აღწერა
8'h0B დაცულია
8h0C SOP რაოდენობა RO მიუთითებს SOP-ის რაოდენობას.
8 საათი 0D EOP რაოდენობა RO მიუთითებს EOP-ის რაოდენობას
8'h0E შეცდომების რაოდენობა RO მიუთითებს შემდეგი შეცდომების რაოდენობაზე:
• ზოლის გასწორების დაკარგვა
• უკანონო საკონტროლო სიტყვა
• ჩარჩოების უკანონო ნიმუში
• გამოტოვებული SOP ან EOP მაჩვენებელი
8'h0F send_data_mm_clk RW ჩაწერეთ 1 ბიტამდე [0] გენერატორის სიგნალის გასააქტიურებლად.
8:10 შემოწმების შეცდომა RO მიუთითებს შემოწმების შეცდომაზე. (SOP მონაცემთა შეცდომა, არხის ნომრის შეცდომა და PLD მონაცემთა შეცდომა)
8:11 სისტემის PLL საკეტი RO ბიტი [0] მიუთითებს PLL დაბლოკვის მითითებაზე.
8:13 შეყოვნების რაოდენობა RO მიუთითებს შეყოვნების რაოდენობაზე.
8:14 TX SOP რაოდენობა RO მიუთითებს პაკეტის გენერატორის მიერ გენერირებული SOP-ის რაოდენობას.
8:15 TX EOP რაოდენობა RO მიუთითებს პაკეტის გენერატორის მიერ გენერირებული EOP-ის რაოდენობას.
8:16 უწყვეტი პაკეტი RO ჩაწერეთ 1 ბიტამდე [0] უწყვეტი პაკეტის გასააქტიურებლად.
8:17 TX და RX მრიცხველი ტოლია RW მიუთითებს TX და RX მრიცხველი ტოლია.
8:23 შეყოვნების ჩართვა WO ჩაწერეთ 1 ბიტამდე [0], რათა ჩართოთ შეყოვნების გაზომვა.
8:24 შეყოვნება მზად არის RO მიუთითებს, რომ შეყოვნების გაზომვა მზად არის.

Interlaken (მე-2 თაობა) Intel Agilex FPGA IP Design Example მომხმარებლის სახელმძღვანელო არქივები

ამ მომხმარებლის სახელმძღვანელოს უახლესი და წინა ვერსიებისთვის იხილეთ ინტერლაკენი (მე-2 თაობა) Intel Agilex FPGA IP Design Exampმომხმარებლის სახელმძღვანელო HTML ვერსია. აირჩიეთ ვერსია და დააჭირეთ ჩამოტვირთვა. თუ IP ან პროგრამული ვერსია არ არის ჩამოთვლილი, გამოიყენება წინა IP ან პროგრამული ვერსიის მომხმარებლის სახელმძღვანელო.
IP ვერსიები იგივეა, რაც Intel Quartus Prime Design Suite პროგრამული უზრუნველყოფის ვერსიები v19.1-მდე. Intel Quartus Prime Design Suite პროგრამული უზრუნველყოფის 19.2 ან უფრო ახალი ვერსიიდან, IP ბირთვებს აქვთ IP ვერსიების ახალი სქემა.

დოკუმენტის გადასინჯვის ისტორია Interlaken-ისთვის (მეორე თაობა) Intel Agilex FPGA IP Design Exampმომხმარებლის სახელმძღვანელო

დოკუმენტის ვერსია Intel Quartus Prime ვერსია IP ვერსია ცვლილებები
2022.08.03 21.3 20.0.1 გაასწორა მოწყობილობის OPN Intel Agilex F-Series Transceiver-SoC განვითარების ნაკრებისთვის.
2021.10.04 21.3 20.0.1 • დამატებულია QuestaSim სიმულატორის მხარდაჭერა.
• ამოღებულია NCSim სიმულატორის მხარდაჭერა.
2021.02.24 20.4 20.0.1 • დამატებულია ინფორმაცია PAM4-ისთვის გამოუყენებელი გადამცემის არხის შენარჩუნების შესახებ განყოფილებაში: Hardware Design Exampკომპონენტები.
• დაამატა pll_ref_clk[1] სიგნალის აღწერა განყოფილებაში: ინტერფეისის სიგნალები.
2020.12.14 20.4 20.0.0 • განახლებულია სampტექნიკის ტესტის გამომავალი ინტერლაკენის რეჟიმისთვის და Interlaken Look-aside რეჟიმისთვის სექციაში Hardware Design Testing Exampლე.
• განახლებული სარეგისტრაციო რუკა Interlaken Look-aside დიზაინისთვის exampგანყოფილებაში რეგისტრაცია რუკა.
• დამატებულია ტექნიკის წარმატებული ტესტის ჩაბარების კრიტერიუმები განყოფილებაში, ტექნიკის დიზაინის ტესტირება Exampლე.
2020.10.16 20.2 19.3.0 შესწორებულია ბრძანება საწყისი ადაპტაციის კალიბრაციის გასაშვებად RX მხარეს, ტექნიკის დიზაინის ტესტირებისასampგანყოფილება.
2020.06.22 20.2 19.3.0 • დიზაინი მაგample ხელმისაწვდომია Interlaken Look-aside რეჟიმში.
• დიზაინის ტექნიკის ტესტირება მაგample ხელმისაწვდომია Intel Agilex მოწყობილობის ვარიაციებისთვის.
• დამატებულია ფიგურა: მაღალი დონის ბლოკის დიაგრამა ინტერლაკენის (მეორე თაობის) დიზაინის ექს.ampლე.
• განახლებულია შემდეგი სექციები:
- ტექნიკისა და პროგრამული უზრუნველყოფის მოთხოვნები
– დირექტორიის სტრუქტურა
• შეცვალეთ შემდეგი ფიგურები, რათა შეიცავდეს Interlaken Look-aside-თან დაკავშირებულ განახლებას:
– სურათი: Interlaken (მე-2 თაობა) ტექნიკის დიზაინი მაგampმაღალი
დონის ბლოკის დიაგრამა E- ფილა NRZ რეჟიმის ვარიაციებისთვის
– სურათი: Interlaken (მე-2 თაობა) ტექნიკის დიზაინი მაგampმაღალი დონის ბლოკის დიაგრამა ელექტრონული PAM4 რეჟიმის ვარიაციებისთვის
• განახლებული ფიგურა: IP პარამეტრის რედაქტორი.
• საათის კონტროლის აპლიკაციაში დამატებულია ინფორმაცია სიხშირის პარამეტრების შესახებ განყოფილებაში დიზაინის შედგენა და კონფიგურაცია Example Hardware-ში.
დოკუმენტის ვერსია Intel Quartus Prime ვერსია IP ვერსია ცვლილებები

• დამატებულია სატესტო გაშვების შედეგები Interlaken Look-aside-ისთვის შემდეგ განყოფილებებში:
– დიზაინის სიმულაცია მაგample Testbench
– აპარატურის დიზაინის ტესტირება მაგample
• დაემატა შემდეგი ახალი სიგნალები ინტერფეისის სიგნალების განყოფილებაში:
– mgmt_clk
– rx_pin_n
– tx_pin_n
– mac_clk_pll_ref
• დამატებულია სარეგისტრაციო რუკა Interlaken Look-aside დიზაინისთვის ყოფილიampგანყოფილებაში: რეგისტრაცია რუკა.
2019.09.30 19.3 19.2.1

ამოღებულია clk100. mgmt_clk ემსახურება როგორც საცნობარო საათი IO PLL-ზე შემდეგში:
• ფიგურა: Interlaken (მე-2 თაობა) ტექნიკის დიზაინი მაგampმაღალი დონის ბლოკის დიაგრამა E-ფილა NRZ რეჟიმის ვარიაციებისთვის.
• ფიგურა: Interlaken (მე-2 თაობა) ტექნიკის დიზაინი მაგampმაღალი დონის ბლოკის დიაგრამა E-ფილა PAM4 რეჟიმის ვარიაციებისთვის.
2019.07.01 19.2 19.2 თავდაპირველი გამოშვება.

ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე.
*სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.
ISO
9001:2015
დარეგისტრირდა
Interlaken (მე-2 თაობა) Intel® Agilex™ FPGA IP Design Exampმომხმარებლის სახელმძღვანელო

ინტელის ლოგო

intel Interlaken 2nd Generation Agilex FPGA IP Design Example - ხატულა 1 ონლაინ ვერსია
intel Interlaken 2nd Generation Agilex FPGA IP Design Example - ხატულა 2 გამოხმაურების გაგზავნა
ID: 683800
UG-20239წ
ვერსია: 2022.08.03

დოკუმენტები / რესურსები

intel Interlaken (მე-2 თაობა) Agilex FPGA IP Design Example [pdf] მომხმარებლის სახელმძღვანელო
Interlaken 2nd Generation Agilex FPGA IP Design Example, Interlaken, 2nd Generation Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Design Example

ცნობები

დაკავშირებული პოსტები

დატოვე კომენტარი

თქვენი ელფოსტის მისამართი არ გამოქვეყნდება. მონიშნულია აუცილებელი ველები *