Sombreado de código FPGA SoC SmartFusion2 de Microsemi desde flash SPI a memoria DDR

Prefacio

Objetivo
Esta demostración es para dispositivos de matriz de puertas programables en campo (FPGA) de sistema en chip (SoC) SmartFusion®2. Proporciona instrucciones sobre cómo utilizar el diseño de referencia correspondiente.

Público al que va dirigido
Esta guía de demostración está destinada a:

• diseñadores de FPGA
• diseñadores integrados
• Diseñadores a nivel de sistema

Referencias
Ver lo siguiente web para obtener una lista completa y actualizada de la documentación del dispositivo SmartFusion2:
http://www.microsemi.com/products/fpga-soc/soc-fpga/smartfusion2#documentation

En esta guía de demostración se hace referencia a los siguientes documentos.

• UG0331: Guía del usuario del subsistema del microcontrolador SmartFusion2
• Guía del usuario del ensamblador de sistemas SmartFusion2

SmartFusion2 SoC FPGA: sombreado de código desde SPI Flash a memoria DDR

Introducción

Este diseño de demostración muestra las capacidades del dispositivo FPGA SoC SmartFusion2 para el sombreado de código desde el dispositivo de memoria flash de interfaz periférica serie (SPI) a la memoria de acceso aleatorio dinámico (SDRAM) síncrona de velocidad de datos doble (DDR) y la ejecución del código desde la SDRAM DDR.
La Figura 1 muestra el diagrama de bloques de nivel superior para el sombreado de código desde el dispositivo flash SPI a la memoria DDR.

Figura 1 • Diagrama de bloques de nivel superior

El sombreado de código es un método de arranque que se utiliza para ejecutar una imagen desde memorias externas, más rápidas y volátiles (DRAM). Es el proceso de copiar el código de la memoria no volátil a la memoria volátil para su ejecución.

El sombreado de código es necesario cuando la memoria no volátil asociada con un procesador no admite el acceso aleatorio al código para su ejecución in situ, o cuando no hay suficiente memoria de acceso aleatorio no volátil. En aplicaciones críticas para el rendimiento, la velocidad de ejecución se puede mejorar mediante el sombreado de código, donde el código se copia a una RAM de mayor rendimiento para una ejecución más rápida.

Las memorias SDRAM de velocidad de datos única (SDR)/DDR se utilizan en aplicaciones que tienen una imagen ejecutable de aplicación grande y requieren un mayor rendimiento. Normalmente, las imágenes ejecutables de gran tamaño se almacenan en una memoria no volátil, como una memoria flash NAND o una memoria flash SPI, y se copian en una memoria volátil, como una memoria SDR/DDR SDRAM, durante el encendido para su ejecución.

Los dispositivos FPGA SoC SmartFusion2 integran un tejido FPGA basado en flash de cuarta generación, un procesador ARM® Cortex®-M3 e interfaces de comunicación de alto rendimiento en un solo chip. Los controladores de memoria de alta velocidad en los dispositivos FPGA SoC SmartFusion2 se utilizan para interactuar con las memorias DDR2/DDR3/LPDDR externas. Las memorias DDR2/DDR3 pueden funcionar a una velocidad máxima de 333 MHz. El procesador Cortex-M3 puede ejecutar directamente las instrucciones desde la memoria DDR externa a través del subsistema de microcontrolador (MSS) DDR (MDDR). El controlador de caché FPGA y el puente MSS DDR manejan el flujo de datos para un mejor rendimiento.

Diseño Requisitos
La Tabla 1 muestra los requisitos de diseño para esta demostración.

Tabla 1 • Requisitos de diseño

Requisitos de diseño	Descripción
Requisitos de hardware
Kit de desarrollo avanzado SmartFusion2: • Adaptador de 12 V • FlashPro5 • Cable USB A a Mini-B USB	Rev A o posterior
Computadora de escritorio o portátil	Sistema operativo Windows XP SP2: 32 bits/64 bits Sistema operativo Windows 7: 32 bits/64 bits
Requisitos de software
Sistema en chip (SoC) Libero®	v11.7
Software de programación FlashPro	v11.7
Consola suave	v3.4 SP1*
Controladores de PC	Controladores USB a UART
Cliente Microsoft .NET Framework 4 para iniciar la GUI de demostración	_
Nota: *Para este tutorial se utiliza SoftConsole v3.4 SP1. Para utilizar SoftConsole v4.0, consulte la TU0546: Consola suave Tutorial v4.0 y Libero SoC v11.7.

Diseño de demostración
Introducción
El diseño de demostración files están disponibles para su descarga desde la siguiente ruta en el Micro semi websitio:
http://soc.microsemi.com/download/rsc/?f=m2s_dg0386_liberov11p7_df

El diseño de demostración files incluye:

• Proyecto Libero SoC
• programación STAPL files
• GUI ejecutable
• SampImágenes de le application
• Scripts de enlace
• Configuración DDR files
• Léame.txt file

Ver el archivo Léame.txt file previsto en el diseño files para ver la estructura completa del directorio.

Descripción
Este diseño de demostración implementa la técnica de sombreado de código para iniciar la imagen de la aplicación desde la memoria DDR. Este diseño también proporciona una interfaz de host sobre SmartFusion2 SoC FPGA receptor/transmisor asíncrono/síncrono universal multimodo (MMUART) para cargar la imagen ejecutable de la aplicación de destino en el flash SPI conectado a la interfaz MSS SPI0.
El sombreado de código se implementa en los siguientes dos métodos:

1. multi-stagMétodo de proceso de arranque electrónico utilizando el procesador Cortex-M3
2. Método del motor de arranque de hardware utilizando la estructura FPGA

Multi-Stage Método de proceso de arranque
La imagen de la aplicación se ejecuta desde memorias DDR externas en los siguientes dos arranquestages:

• El procesador Cortex-M3 inicia el cargador de inicio suave desde la memoria no volátil integrada (eNVM), que realiza la transferencia de la imagen del código desde el dispositivo flash SPI a la memoria DDR.
• El procesador Cortex-M3 inicia la imagen de la aplicación desde la memoria DDR.

Este diseño implementa un programa de cargador de arranque para cargar la imagen ejecutable de la aplicación de destino desde el dispositivo flash SPI a la memoria DDR para su ejecución. El programa del cargador de arranque que se ejecuta desde eNVM salta a la aplicación de destino almacenada en la memoria DDR después de que la imagen de la aplicación de destino se copia en la memoria DDR.
La Figura 2 muestra el diagrama de bloques detallado del diseño de demostración.

Figura 2 • Sombreado de código: Multi Stage Diagrama de bloques de demostración del proceso de arranque

El MDDR está configurado para que DDR3 funcione a 320 MHz. “Apéndice: Configuraciones DDR3” en la página 22 muestra los ajustes de configuración DDR3. DDR se configura antes de ejecutar el código de la aplicación principal.

Cargador de arranque
El gestor de arranque realiza las siguientes operaciones:

1. Copia de la imagen de la aplicación de destino desde la memoria flash SPI a la memoria DDR.
2. Reasignación de la dirección inicial de la memoria DDR de 0xA0000000 a 0x00000000 configurando el registro del sistema DDR_CR.
3. Inicializar el puntero de pila del procesador Cortex-M3 según la aplicación de destino. La primera ubicación de la tabla de vectores de la aplicación de destino contiene el valor del puntero de pila. La tabla de vectores de la aplicación de destino está disponible a partir de la dirección 0x00000000.
4. Cargar el contador del programa (PC) para restablecer el controlador de la aplicación de destino para ejecutar la imagen de la aplicación de destino desde la memoria DDR. El controlador de reinicio de la aplicación de destino está disponible en la tabla de vectores en la dirección 0x00000004.
   La Figura 3 muestra el diseño de demostración.
   Figura 3 • Flujo de diseño para Multi-Stage Método de proceso de arranque
   

Método de motor de arranque de hardware
En este método, Cortex-M3 arranca directamente la imagen de la aplicación de destino desde memorias DDR externas. El motor de arranque de hardware copia la imagen de la aplicación desde el dispositivo flash SPI a la memoria DDR, antes de reiniciar el procesador Cortex-M3. Después de liberar el reinicio, el procesador Cortex-M3 arranca directamente desde la memoria DDR. Este método requiere menos tiempo de inicio que el multi-s.tage proceso de arranque ya que evita múltiples arranquestagEs y copia la imagen de la aplicación a la memoria DDR en menos tiempo.

Este diseño de demostración implementa la lógica del motor de arranque en la estructura FPGA para copiar la imagen ejecutable de la aplicación de destino desde la memoria flash SPI a la memoria DDR para su ejecución. Este diseño también implementa el cargador flash SPI, que puede ser ejecutado por el procesador Cortex-M3 para cargar la imagen ejecutable de la aplicación de destino en el dispositivo flash SPI utilizando la interfaz de host proporcionada sobre SmartFusion2 SoC FPGA MMUART_0. El interruptor DIP1 en el kit de desarrollo avanzado SmartFusion2 se puede usar para seleccionar si se programa el dispositivo flash SPI o se ejecuta el código desde la memoria DDR.

Si la aplicación de destino ejecutable está disponible en el dispositivo flash SPI, el seguimiento del código desde el dispositivo flash SPI a la memoria DDR se inicia al encender el dispositivo. El motor de arranque inicializa el MDDR, copia la imagen del dispositivo flash SPI a la memoria DDR y reasigna el espacio de la memoria DDR a 0x00000000 manteniendo el procesador Cortex-M3 reiniciado. Después de que el motor de arranque libera el reinicio de Cortex-M3, Cortex-M3 ejecuta la aplicación de destino desde la memoria DDR.

El FIC_0 está configurado en modo esclavo para acceder al MSS SPI_0 desde el maestro AHB de la estructura FPGA. La interfaz MDDR AXI (DDR_FIC) está habilitada para acceder a la memoria DDR desde el maestro AXI de estructura FPGA.

La Figura 4 muestra el diagrama de bloques detallado del diseño de demostración.
Figura 4 • Sombreado de código: diagrama de bloques de demostración del motor de arranque de hardware

Motor de arranque
Esta es la mayor parte de la demostración de sombreado de código que copia la imagen de la aplicación desde el dispositivo flash SPI a la memoria DDR. El motor de arranque realiza las siguientes operaciones:

1. Inicializando MDDR para acceder a DDR3 a 320 MHz manteniendo el procesador Cortex-M3 reiniciado.
2. Copiar la imagen de la aplicación de destino desde el dispositivo de memoria flash SPI a la memoria DDR usando el maestro AXI en la estructura FPGA a través de la interfaz MDDR AXI.
3. Reasignación de la dirección inicial de la memoria DDR de 0xA0000000 a 0x00000000 escribiendo en el registro del sistema DDR_CR.
4. Liberando el reinicio del procesador Cortex-M3 para arrancar desde la memoria DDR.

La Figura 5 muestra el flujo de diseño de la demostración.
Figura 5 • Diagrama de bloques de nivel superior

Figura 6 • Flujo de diseño para el método del motor de arranque de hardware

Creación de la imagen de la aplicación de destino para la memoria DDR
Se requiere una imagen que se pueda ejecutar desde la memoria DDR para ejecutar la demostración. Utilice la descripción del vinculador “production-execute-in-place-externalDDR.ld” file que está incluido en el diseño files para construir la imagen de la aplicación. La descripción del enlazador file define la dirección inicial de la memoria DDR como 0x00000000 ya que el cargador de arranque/motor de arranque realiza la reasignación de la memoria DDR de 0xA0000000 a 0x00000000. El script del vinculador crea una imagen de la aplicación con instrucciones, datos y secciones BSS en la memoria cuya dirección inicial es 0x00000000. Una imagen de aplicación de generación de interrupciones basada en un simple diodo emisor de luz (LED) parpadeante, temporizador e interruptor file se proporciona para esta demostración.

Cargador flash SPI
El cargador flash SPI se implementa para cargar la memoria flash SPI integrada con la imagen de la aplicación de destino ejecutable desde la PC host a través de la interfaz MMUART_0. El procesador Cortex-M3 crea un búfer para los datos que llegan a través de la interfaz MMUART_0 e inicia el DMA periférico (PDMA) para escribir los datos almacenados en el búfer en SPI flash a través de MSS_SPI0.

Ejecutando la demostración
La demostración muestra cómo cargar la imagen de la aplicación en la memoria flash SPI y ejecutar esa imagen de la aplicación desde memorias DDR externas. Proporciona un exampla imagen de la aplicación “sample_image_DDR3.bin”. Esta imagen muestra los mensajes de bienvenida y el mensaje de interrupción del temporizador en la consola serie y parpadea del LED1 al LED8 en el kit de desarrollo avanzado SmartFusion2. Para ver los mensajes de interrupción GPIO en la consola serie, presione el interruptor SW2 o SW3.

Configuración del diseño de demostración
Los siguientes pasos describen cómo configurar la demostración de la placa del kit de desarrollo avanzado SmartFusion2:

1. Conecte la PC host al conector J33 usando el cable USB A a mini-B. Los controladores del puente USB a UART se detectan automáticamente. Verifique si la detección se realiza en el administrador de dispositivos como se muestra en la Figura 7.
2. Si los controladores USB no se detectan automáticamente, instale el controlador USB.
3. Para la comunicación del terminal serie a través del cable mini USB FTDI, instale el controlador FTDI D2XX. Descargue los controladores y la guía de instalación desde:
   http://www.microsemi.com/soc/documents/CDM_2.08.24_WHQL_Certified.zip.
   Figura 7 • Controladores de puente USB a UART
   
4. Conecte los puentes en la placa del kit de desarrollo avanzado SmartFusion2, como se muestra en la Tabla 2.
   Precaución: Apague el interruptor de alimentación, SW7 mientras conecta los puentes.
   Tabla 2 • Configuración de puentes del kit de desarrollo avanzado SmartFusion2

   Saltador	Alfiler (De)	Alfiler (Para)	Comentarios
   D116, D353, D354, D54	1	2	Éstas son las configuraciones de puente predeterminadas de la placa del kit de desarrollo avanzado. Asegúrese de que estos puentes estén configurados en consecuencia.
   J123	2	3
   J124, J121, J32	1	2	JTAG programación a través de FTDI
   J118, J119	1	2	Programación de Flash SPI

5. En el kit de desarrollo avanzado SmartFusion2, conecte la fuente de alimentación al conector J42.
   Figura 8. muestra la configuración de la placa para ejecutar el sombreado de código desde la demostración SPI flash a DDR3 en el kit de desarrollo avanzado SmartFusion2.
   Figura 8 • Configuración del kit de desarrollo avanzado SmartFusion2
   

SPI Flash Loader y Code Shadowing Demostración GUI
Se requiere la GUI para ejecutar la demostración de seguimiento de código. La GUI de demostración de sombreado de código y cargador de flash SPI es una interfaz gráfica de usuario simple que se ejecuta en la PC host para programar el flash SPI y ejecuta la demostración de sombreado de código en el kit de desarrollo avanzado SmartFusion2. UART es un protocolo de comunicación entre la PC host y el kit de desarrollo avanzado SmartFusion2. También proporciona la sección Consola serie para imprimir los mensajes de depuración recibidos de la aplicación a través de la interfaz UART.
La Figura 9 muestra la ventana de demostración de SPI Flash Loader y Code Shadowing.
Figura 9 • Ventana de demostración de sombreado de código y cargador flash SPI

La GUI admite las siguientes funciones:

• Programa SPI Flash: Programa la imagen file en el flash SPI.
• Programa y sombreado de código de SPI Flash a DDR: programa la imagen file en flash SPI, lo copia en la memoria DDR y arranca la imagen desde la memoria DDR.
• Programa y sombreado de código de SPI Flash a SDR: programa la imagen file en flash SPI, lo copia en la memoria SDR y arranca la imagen desde la memoria SDR.
• Code Shadowing to DDR: copia la imagen existente file desde flash SPI a la memoria DDR y arranca la imagen desde la memoria DDR.
• Code Shadowing to SDR: copia la imagen existente file desde SPI flash a la memoria SDR y arranca la imagen desde la memoria SDR. Haga clic en Ayuda para obtener más información sobre la GUI.

Ejecución del diseño de demostración para Multi-Stage Método de proceso de arranque
Los siguientes pasos describen cómo ejecutar el diseño de demostración para multi-stage método de proceso de arranque:

1. Encienda el interruptor de suministro de energía, SW7.
2. Programe el dispositivo SmarFusion2 SoC FPGA con la programación file previsto en el diseño files (SF2_CodeShadowing_DDR3_DF\Programación Files\MultiStageBoot_meothod\CodeShadowing_top.stp utilizando el software de diseño FlashPro).
3. Inicie el ejecutable de GUI de demostración de SPI Flash Loader y Code Shadowing file disponible en el diseño files (SF2_CodeShadowing_DDR3_DF\GUI ejecutable\SF2_FlashLoader.exe).
4. Seleccione el puerto COM adecuado (al que apuntan los controladores serie USB) de la lista desplegable Puerto COM.
5. Haga clic en Conectar. Después de establecer la conexión, Conectar cambia a Desconectar.
6. Haga clic en Examinar para seleccionar el example imagen ejecutable de destino file proporcionado con el diseño files
   (SF2_CodeShadowing_DDR3_DF/SampImágenes/s de la aplicaciónample_image_DDR3.bin).
   Nota: Para generar el contenedor de imágenes de la aplicación file, consulte “Apéndice: Generación de contenedores ejecutables File” en la página 25.
7. Mantenga la dirección inicial de la memoria flash SPI como predeterminada en 0x00000000.
8. Seleccione la opción Programa y sombreado de código de SPI Flash a DDR.
9. Haga clic en Iniciar como se muestra en la Figura 10 para cargar la imagen ejecutable en la memoria flash SPI y la sombra de código desde la memoria DDR.
   Figura 10 • Inicio de la demostración
   
10. Si el dispositivo FPGA SoC SmartFusion2 está programado con un STAPL file en el que MDDR no está configurado para memoria DDR, muestra un mensaje de error, como se muestra en la Figura 11.
    Figura 11 • Mensaje de opción o dispositivo incorrecto
    
11. La sección Consola serie en la GUI muestra los mensajes de depuración y comienza a programar la memoria flash SPI al borrarla correctamente. La Figura 12 muestra el estado de la escritura flash SPI
    Figura 12 • Carga flash
    
12. Al programar correctamente la memoria flash SPI, el cargador de arranque que se ejecuta en SmartFusion2 SoC FPGA copia la imagen de la aplicación de la memoria flash SPI a la memoria DDR y arranca la imagen de la aplicación. Si la imagen proporcionada sampCuando se selecciona le_image_DDR3.bin, la consola serie muestra los mensajes de bienvenida, los mensajes de interrupción del interruptor y de interrupción del temporizador, como se muestra en la Figura 13 en la página 18 y la Figura 14 en la página 18. Se muestra un patrón de LED en ejecución en LED1 a LED8 en el desarrollo avanzado SmartFusion2. Equipo.
13. Presione los interruptores SW2 y SW3 para ver los mensajes de interrupción en la consola serial.
    Figura 13 • Ejecución de la imagen de la aplicación de destino desde la memoria DDR3
    Figura 14 • Mensajes de temporizador e interrupción en la consola serie
    

Ejecución del diseño del método del motor de arranque de hardware
Los siguientes pasos describen cómo ejecutar el diseño del método del motor de arranque de hardware:

1. Encienda el interruptor de suministro de energía, SW7.
2. Programe el dispositivo SmarFusion2 SoC FPGA con la programación file previsto en el diseño files (SF2_CodeShadowing_DDR3_DF\Programación
   Files\HWBootEngine_method\CodeShadowing_Fabric.stp usando el software de diseño FlashPro).
3. Para programar el flash SPI, coloque el interruptor DIP SW5-1 en la posición ON. Esta selección hace que arranque Cortex-M3 desde eNVM. Presione SW6 para restablecer el dispositivo SmartFusion2.
4. Inicie el ejecutable de GUI de demostración de SPI Flash Loader y Code Shadowing file disponible en el diseño files (SF2_CodeShadowing_DDR3_DF\GUI ejecutable\SF2_FlashLoader.exe).
5. Seleccione el puerto COM adecuado (al que apuntan los controladores serie USB) de la lista desplegable Puerto COM.
6. Haga clic en Conectar. Después de establecer la conexión, Conectar cambia a Desconectar.
7. Haga clic en Examinar para seleccionar el example imagen ejecutable de destino file proporcionado con el diseño files
   (SF2_CodeShadowing_DDR3_DF/SampImágenes/s de la aplicaciónample_image_DDR3.bin).
   Nota: Para generar el contenedor de imágenes de la aplicación file, consulte “Apéndice: Generación de contenedores ejecutables File” en la página 25.
8. Seleccione la opción Motor de arranque de hardware en Método de sombra de código.
9. Seleccione la opción Programar SPI Flash del menú Opciones.
10. Haga clic en Iniciar, como se muestra en la Figura 15, para cargar la imagen ejecutable en la memoria flash SPI.
    Figura 15 • Inicio de la demostración
    
11. La sección Consola serie en la GUI muestra los mensajes de depuración y el estado de la escritura flash SPI, como se muestra en la Figura 16.
    Figura 16 • Carga flash
    
12. Después de programar el flash SPI con éxito, cambie el interruptor DIP SW5-1 a la posición APAGADO. Esta selección hace que arranque el procesador Cortex-M3 desde la memoria DDR.
13. Presione SW6 para restablecer el dispositivo SmartFusion2. El motor de inicio copia la imagen de la aplicación desde la memoria flash SPI a la memoria DDR y libera el reinicio a Cortex-M3, que inicia la imagen de la aplicación desde la memoria DDR. Si la imagen proporcionada "sample_image_DDR3.bin” se carga en la memoria flash SPI, la consola serie muestra los mensajes de bienvenida, los mensajes de interrupción del interruptor (presione SW2 o SW3) y de interrupción del temporizador como se muestra en la Figura 17 y se muestra un patrón de LED en ejecución en LED1 a LED8 en SmartFusion2 Advanced. Kit de desarrollo.
    Figura 17 • Ejecución de la imagen de la aplicación de destino desde la memoria DDR3
    

Conclusión
Esta demostración muestra la capacidad del dispositivo FPGA SoC SmartFusion2 para interactuar con la memoria DDR y ejecutar la imagen ejecutable desde la memoria DDR mediante el código de seguimiento del dispositivo de memoria flash SPI. También muestra dos métodos de implementación de seguimiento de código en el dispositivo SmartFusion2.

Apéndice: Configuraciones DDR3

Las siguientes figuras muestran los ajustes de configuración de DDR3.
Figura 18 • Ajustes de configuración generales de DDR

Figura 19 • Configuración de inicialización de la memoria DDR

Figura 20 • Configuración de sincronización de la memoria DDR

Apéndice: Generación de contenedores ejecutables File

El contenedor ejecutable file es necesario para programar el flash SPI para ejecutar la demostración de sombreado de código. Para generar el bin ejecutable file de “sample_image_DDR3” Soft Console, realice los siguientes pasos:

1. Cree el proyecto de Soft Console con el script del vinculador producción-ejecución-en-lugar-DDR externo.
2. Agregue la ruta de instalación de Soft Console, por ejemploample, C:\Microsemi\Libero_v11.7\SoftConsole\Sourcery-G++\bin, a las 'Variables de entorno' como se muestra en la Figura 21.
   Figura 21 • Agregar ruta de instalación de la consola virtual
   
3. Haga doble clic en el lote file Papelera-File-Generador.bat ubicado en:
   SoftConsole/CodeShadowing_MSS_CM3/Sampcarpeta le_image_DDR3, como se muestra en la Figura 22.
   Figura 22 • Contenedor File Generador
   
4. Deposito-File-Generador crea sample_image_DDR3.bin file.

Historial de revisiones

La siguiente tabla muestra cambios importantes realizados en este documento para cada revisión.

Revisión	Cambios
Revisión 7 (Marzo de 2016)	Se actualizó el documento para la versión de software Libero SoC v11.7 (SAR 77816).
Revisión 6 (Octubre de 2015)	Se actualizó el documento para la versión de software Libero SoC v11.6 (SAR 72424).
Revisión 5 (Septiembre 2014)	Se actualizó el documento para la versión de software Libero SoC v11.4 (SAR 60592).
Revisión 4 (Mayo de 2014)	Se actualizó el documento para la versión del software Libero SoC 11.3 (SAR 56851).
Revisión 3 (Diciembre 2013)	Se actualizó el documento para la versión de software Libero SoC v11.2 (SAR 53019).
Revisión 2 (Mayo de 2013)	Se actualizó el documento para la versión de software Libero SoC v11.0 (SAR 47552).
Revisión 1 (Marzo de 2013)	Se actualizó el documento para la versión del software Libero SoC v11.0 beta SP1 (SAR 45068).

Soporte de producto

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Documentos / Recursos

Sombreado de código FPGA SoC SmartFusion2 de Microsemi desde flash SPI a memoria DDR [pdf] Manual del propietario SmartFusion2 SoC Sombreado de código FPGA desde SPI Flash a memoria DDR, SmartFusion2 SoC, Sombreado de código FPGA de SPI Flash a memoria DDR, Flash a memoria DDR

Referencias

• Manual de usuario