Microsemi SmartFusion2 SoC FPGA Code Shadowing de la mémoire flash SPI à la mémoire DDR

Préface

But
Cette démonstration concerne les dispositifs FPGA (field programmable gate array) du système sur puce (SoC) SmartFusion®2. Il fournit des instructions sur la façon d'utiliser la conception de référence correspondante.

Public visé
Ce guide de démonstration est destiné aux :

• Concepteurs FPGA
• Concepteurs embarqués
• Concepteurs au niveau du système

Références
Voir ce qui suit web page pour une liste complète et à jour de la documentation de l'appareil SmartFusion2 :
http://www.microsemi.com/products/fpga-soc/soc-fpga/smartfusion2#documentation

Les documents suivants sont référencés dans ce guide de démonstration.

• UG0331 : Guide de l'utilisateur du sous-système du microcontrôleur SmartFusion2
• Guide de l'utilisateur du générateur de système SmartFusion2

SmartFusion2 SoC FPGA – Masquage de code de la mémoire flash SPI à la mémoire DDR

Introduction

Cette conception de démonstration montre les capacités du dispositif SmartFusion2 SoC FPGA pour l'observation du code du dispositif de mémoire flash de l'interface périphérique série (SPI) à la mémoire vive dynamique synchrone (SDRAM) à double débit de données (DDR) et l'exécution du code à partir de la SDRAM DDR.
La figure 1 montre le schéma fonctionnel de niveau supérieur pour la duplication de code du périphérique flash SPI vers la mémoire DDR.

Figure 1 • Schéma fonctionnel de niveau supérieur

L'occultation de code est une méthode de démarrage utilisée pour exécuter une image à partir de mémoires externes, plus rapides et volatiles (DRAM). C'est le processus de copie du code de la mémoire non volatile vers la mémoire volatile pour exécution.

L'occultation du code est requise lorsque la mémoire non volatile associée à un processeur ne prend pas en charge l'accès aléatoire au code pour l'exécution sur place, ou lorsque la mémoire à accès aléatoire non volatile est insuffisante. Dans les applications critiques pour les performances, la vitesse d'exécution peut être améliorée par l'occultation du code, où le code est copié dans une RAM à débit plus élevé pour une exécution plus rapide.

Les mémoires SDRAM à débit de données unique (SDR)/DDR sont utilisées dans les applications qui ont une grande image exécutable d'application et nécessitent des performances plus élevées. En règle générale, les grandes images exécutables sont stockées dans une mémoire non volatile, telle qu'une mémoire flash NAND ou SPI, et copiées dans une mémoire volatile, telle qu'une mémoire SDR/DDR SDRAM, à la mise sous tension pour exécution.

Les dispositifs FPGA SoC SmartFusion2 intègrent une structure FPGA basée sur flash de quatrième génération, un processeur ARM® Cortex®-M3 et des interfaces de communication hautes performances sur une seule puce. Les contrôleurs de mémoire haute vitesse des dispositifs FPGA SmartFusion2 SoC sont utilisés pour s'interfacer avec les mémoires externes DDR2/DDR3/LPDDR. Les mémoires DDR2/DDR3 peuvent fonctionner à une vitesse maximale de 333 MHz. Le processeur Cortex-M3 peut exécuter directement les instructions de la mémoire DDR externe via le sous-système de microcontrôleur (MSS) DDR (MDDR). Le contrôleur de cache FPGA et le pont MSS DDR gèrent le flux de données pour une meilleure performance.

Conception Exigences
Le tableau 1 montre les exigences de conception pour cette démonstration.

Tableau 1 • Exigences de conception

Exigences de conception	Description
Configuration matérielle requise
Kit de développement avancé SmartFusion2 : • Adaptateur 12 V • FlashPro5 • Câble USB A vers Mini-B USB	Rév. A ou ultérieure
Bureau ou ordinateur portable	Système d'exploitation Windows XP SP2 – 32 bits/64 bits Système d'exploitation Windows 7 – 32 bits/64 bits
Configuration logicielle requise
Système sur puce (SoC) Libero®	v11.7
Logiciel de programmation FlashPro	v11.7
ConsoleSoft	v3.4 SP1*
Pilotes PC	Pilotes USB vers UART
Client Microsoft .NET Framework 4 pour lancer l'interface graphique de démonstration	_
Note: *Pour ce didacticiel, SoftConsole v3.4 SP1 est utilisé. Pour utiliser SoftConsole v4.0, consultez le TU0546 : Soft Console Tutoriel v4.0 et Libero SoC v11.7.

Conception de démonstration
Introduction
La conception de démonstration files sont disponibles en téléchargement à partir du chemin suivant dans le Micro semi website:
http://soc.microsemi.com/download/rsc/?f=m2s_dg0386_liberov11p7_df

La conception de démonstration files incluent :

• Projet Libero SoC
• Programmation STAPL files
• exécutable de l'interface graphique
• Sampimages de l'application
• Scripts de l'éditeur de liens
• Configuration DDR files
• Lisez-moi.txt file

Voir le fichier readme.txt file prévu dans la conception files pour la structure complète du répertoire.

Description
Cette conception de démonstration implémente la technique d'ombrage du code pour démarrer l'image de l'application à partir de la mémoire DDR. Cette conception fournit également une interface hôte sur SmartFusion2 SoC FPGA récepteur/émetteur universel asynchrone/synchrone (MMUART) pour charger l'image exécutable de l'application cible dans la mémoire flash SPI connectée à l'interface MSS SPI0.
Le code shadowing est implémenté dans les deux méthodes suivantes :

1. Multi-stage méthode de processus de démarrage utilisant le processeur Cortex-M3
2. Méthode du moteur de démarrage matériel utilisant la structure FPGA

Multi-Stage Méthode de processus de démarrage
L'image de l'application est exécutée à partir de mémoires DDR externes dans les deux démarrages suivants.tagen:

• Le processeur Cortex-M3 démarre le chargeur de démarrage logiciel à partir de la mémoire non volatile intégrée (eNVM), qui effectue le transfert de l'image de code du périphérique flash SPI vers la mémoire DDR.
• Le processeur Cortex-M3 démarre l'image de l'application à partir de la mémoire DDR.

Cette conception implémente un programme de chargeur de démarrage pour charger l'image exécutable de l'application cible du périphérique flash SPI vers la mémoire DDR pour l'exécution. Le programme de chargeur de démarrage exécuté à partir d'eNVM saute vers l'application cible stockée dans la mémoire DDR après que l'image de l'application cible a été copiée dans la mémoire DDR.
La figure 2 montre le schéma fonctionnel détaillé de la conception de démonstration.

Figure 2 • Masquage de code – Multi Stage Diagramme de bloc de démonstration du processus de démarrage

Le MDDR est configuré pour que la DDR3 fonctionne à 320 MHz. « Annexe : Configurations DDR3 » à la page 22 montre les paramètres de configuration DDR3. Le DDR est configuré avant l'exécution du code principal de l'application.

Chargeur de démarrage
Le chargeur de démarrage effectue les opérations suivantes :

1. Copie de l'image de l'application cible de la mémoire flash SPI vers la mémoire DDR.
2. Remappage de l'adresse de départ de la mémoire DDR de 0xA0000000 à 0x00000000 en configurant le registre système DDR_CR.
3. Initialisation du pointeur de pile du processeur Cortex-M3 selon l'application cible. Le premier emplacement de la table vectorielle d'application cible contient la valeur du pointeur de pile. La table vectorielle de l'application cible est disponible à partir de l'adresse 0x00000000.
4. Chargement du compteur de programme (PC) pour réinitialiser le gestionnaire de l'application cible pour exécuter l'image de l'application cible à partir de la mémoire DDR. Le gestionnaire de réinitialisation de l'application cible est disponible dans la table vectorielle à l'adresse 0x00000004.
   La figure 3 montre la conception de démonstration.
   Figure 3 • Flux de conception pour Multi-Stage Méthode de processus de démarrage
   

Méthode du moteur de démarrage matériel
Dans cette méthode, le Cortex-M3 démarre directement l'image de l'application cible à partir de mémoires DDR externes. Le moteur de démarrage matériel copie l'image de l'application du périphérique flash SPI vers la mémoire DDR, avant de libérer la réinitialisation du processeur Cortex-M3. Après avoir relâché la réinitialisation, le processeur Cortex-M3 démarre directement à partir de la mémoire DDR. Cette méthode nécessite moins de temps de démarrage que le multi-stage processus de démarrage car il évite plusieurs démarragestages et copie l'image de l'application dans la mémoire DDR en moins de temps.

Cette conception de démonstration implémente la logique du moteur de démarrage dans la structure FPGA pour copier l'image exécutable de l'application cible de la mémoire flash SPI vers la mémoire DDR pour l'exécution. Cette conception implémente également le chargeur flash SPI, qui peut être exécuté par le processeur Cortex-M3 pour charger l'image exécutable de l'application cible dans le périphérique flash SPI à l'aide de l'interface hôte fournie sur SmartFusion2 SoC FPGA MMUART_0. Le commutateur DIP1 du kit de développement avancé SmartFusion2 peut être utilisé pour sélectionner s'il faut programmer le périphérique flash SPI ou exécuter le code à partir de la mémoire DDR.

Si l'application cible exécutable est disponible dans le périphérique flash SPI, la duplication de code du périphérique flash SPI vers la mémoire DDR est lancée à la mise sous tension du périphérique. Le moteur de démarrage initialise le MDDR, copie l'image du périphérique flash SPI vers la mémoire DDR et remappe l'espace mémoire DDR sur 0x00000000 en maintenant le processeur Cortex-M3 réinitialisé. Une fois que le moteur de démarrage a publié la réinitialisation du Cortex-M3, le Cortex-M3 exécute l'application cible à partir de la mémoire DDR.

Le FIC_0 est configuré en mode esclave pour accéder au MSS SPI_0 à partir du maître AHB de la matrice FPGA. L'interface MDDR AXI (DDR_FIC) est activée pour accéder à la mémoire DDR à partir du maître AXI de la matrice FPGA.

La figure 4 montre le schéma fonctionnel détaillé de la conception de démonstration.
Figure 4 • Code Shadowing – Diagramme de bloc de démonstration du moteur de démarrage matériel

Moteur de démarrage
Il s'agit de la majeure partie de la démo d'occultation de code qui copie l'image de l'application du périphérique flash SPI vers la mémoire DDR. Le moteur de démarrage effectue les opérations suivantes :

1. Initialisation de MDDR pour accéder à la DDR3 à 320 MHz en gardant le processeur Cortex-M3 réinitialisé.
2. Copie de l'image de l'application cible du périphérique de mémoire flash SPI vers la mémoire DDR à l'aide du maître AXI dans la structure FPGA via l'interface MDDR AXI.
3. Remappage de l'adresse de départ de la mémoire DDR de 0xA0000000 à 0x00000000 en écrivant dans le registre système DDR_CR.
4. Libération de la réinitialisation du processeur Cortex-M3 pour démarrer à partir de la mémoire DDR.

La figure 5 montre le flux de conception de démonstration.
Figure 5 • Schéma fonctionnel de niveau supérieur

Figure 6 • Flux de conception pour la méthode du moteur de démarrage matériel

Création d'une image d'application cible pour la mémoire DDR
Une image pouvant être exécutée à partir de la mémoire DDR est nécessaire pour exécuter la démo. Utilisez la description de l'éditeur de liens "production-execute-in-place-externalDDR.ld" file qui est inclus dans la conception files pour créer l'image de l'application. La description de l'éditeur de liens file définit l'adresse de départ de la mémoire DDR comme 0x00000000 puisque le chargeur de démarrage/moteur de démarrage effectue le remappage de la mémoire DDR de 0xA0000000 à 0x00000000. Le script de l'éditeur de liens crée une image d'application avec des instructions, des données et des sections BSS en mémoire dont l'adresse de départ est 0x00000000. Une simple diode électroluminescente (DEL) clignotante, une minuterie et une image d'application de génération d'interruption basée sur un commutateur file est fourni pour cette démo.

Chargeur Flash SPI
Le chargeur flash SPI est mis en œuvre pour charger la mémoire flash SPI intégrée avec l'image d'application cible exécutable à partir du PC hôte via l'interface MMUART_0. Le processeur Cortex-M3 crée une mémoire tampon pour les données provenant de l'interface MMUART_0 et initie le DMA périphérique (PDMA) pour écrire les données mises en mémoire tampon dans la mémoire flash SPI via le MSS_SPI0.

Lancer la démo
La démo montre comment charger l'image d'application dans le flash SPI et exécuter cette image d'application à partir de mémoires DDR externes. Il fournit un exampl'image de l'application "sampfichier_image_DDR3.bin ». Cette image montre les messages de bienvenue et le message d'interruption du minuteur sur la console série et fait clignoter les LED1 à LED8 sur le kit de développement avancé SmartFusion2. Pour voir les messages d'interruption GPIO sur la console série, appuyez sur le commutateur SW2 ou SW3.

Configuration de la conception de démonstration
Les étapes suivantes décrivent comment configurer la démo pour la carte du kit de développement avancé SmartFusion2 :

1. Connectez le PC hôte au connecteur J33 à l'aide du câble USB A vers mini-B. Les pilotes de pont USB vers UART sont automatiquement détectés. Vérifiez si la détection est effectuée dans le gestionnaire de périphériques, comme illustré à la figure 7.
2. Si les pilotes USB ne sont pas détectés automatiquement, installez le pilote USB.
3. Pour la communication du terminal série via le câble mini USB FTDI, installez le pilote FTDI D2XX. Téléchargez les pilotes et le guide d'installation à partir de :
   http://www.microsemi.com/soc/documents/CDM_2.08.24_WHQL_Certified.zip.
   Figure 7 • Pilotes de pont USB vers UART
   
4. Connectez les cavaliers sur la carte du kit de développement avancé SmartFusion2, comme indiqué dans le tableau 2.
   Prudence: Éteignez l'interrupteur d'alimentation, SW7 tout en connectant les cavaliers.
   Tableau 2 • Paramètres des cavaliers du kit de développement avancé SmartFusion2

   Cavalier	Épingle (depuis)	Épingler (à)	Commentaires
   J116, J353, J354, J54	1	2	Il s'agit des paramètres de cavalier par défaut de la carte du kit de développement avancé. Assurez-vous que ces cavaliers sont réglés en conséquence.
   J123	2	3
   J124, J121, J32	1	2	JTAG programmation via FTDI
   J118, J119	1	2	Programmation du Flash SPI

5. Dans le kit de développement avancé SmartFusion2, connectez l'alimentation au connecteur J42.
   La figure 8 montre la configuration de la carte pour exécuter le code shadowing de la mémoire flash SPI à la démo DDR3 sur le kit de développement avancé SmartFusion2.
   Figure 8 • Configuration du kit de développement avancé SmartFusion2
   

SPI Flash Loader et interface graphique de démonstration d'ombrage de code
L'interface graphique est requise pour exécuter la démonstration d'observation du code. SPI Flash Loader and Code Shadowing Demo GUI est une interface utilisateur graphique simple qui s'exécute sur le PC hôte pour programmer le flash SPI et exécute la démo d'observation de code sur le kit de développement avancé SmartFusion2. UART est un protocole de communication entre le PC hôte et le kit de développement avancé SmartFusion2. Il fournit également la section Serial Console pour imprimer les messages de débogage reçus de l'application via l'interface UART.
La figure 9 montre la fenêtre de démonstration SPI Flash Loader et Code Shadowing.
Figure 9 • Fenêtre de démonstration SPI Flash Loader et Code Shadowing

L'interface graphique prend en charge les fonctionnalités suivantes :

• Program SPI Flash : programme l'image file dans le flash SPI.
• Program and Code Shadowing from SPI Flash to DDR: programme l'image file dans la mémoire flash SPI, la copie dans la mémoire DDR et démarre l'image à partir de la mémoire DDR.
• Program and Code Shadowing from SPI Flash to SDR: programme l'image file dans la mémoire flash SPI, la copie dans la mémoire SDR et démarre l'image à partir de la mémoire SDR.
• Code Shadowing vers DDR : copie l'image existante file de la mémoire flash SPI à la mémoire DDR et démarre l'image à partir de la mémoire DDR.
• Code Shadowing vers SDR : copie l'image existante file du flash SPI à la mémoire SDR et démarre l'image à partir de la mémoire SDR. Cliquez sur Aide pour plus d'informations sur l'interface graphique.

Exécution de la conception de démonstration pour Multi-Stage Méthode de processus de démarrage
Les étapes suivantes décrivent comment exécuter la conception de démonstration pour plusieurstage méthode de processus de démarrage :

1. Allumez l'interrupteur d'alimentation, SW7.
2. Programmez le dispositif FPGA SmarFusion2 SoC avec la programmation file prévu dans la conception files (SF2_CodeShadowing_DDR3_DF\Programmation Files\MultiStageBoot_meothod\CodeShadowing_top.stp à l'aide du logiciel de conception FlashPro).
3. Lancez l'exécutable de l'interface graphique de démonstration SPI Flash Loader et Code Shadowing file disponible dans la conception files (SF2_CodeShadowing_DDR3_DF\GUI Executable\SF2_FlashLoader.exe).
4. Sélectionnez le port COM approprié (vers lequel pointent les pilotes série USB) dans la liste déroulante Port COM.
5. Cliquez sur Connecter. Une fois la connexion établie, Connecter devient Déconnecter.
6. Cliquez sur Parcourir pour sélectionner l'exampl'image exécutable cible file fourni avec la conception files
   (SF2_CodeShadowing_DDR3_DF/SampImages/s d'applicationampfichier_image_DDR3.bin).
   Note: Pour générer le chutier de l'image de l'application file, voir "Annexe : Génération d'un fichier exécutable File" à la page 25.
7. Conservez l'adresse de départ de la mémoire flash SPI par défaut à 0x00000000.
8. Sélectionnez l'option Program and Code Shadowing from SPI Flash to DDR.
9. Cliquez sur Démarrer comme illustré à la figure 10 pour charger l'image exécutable dans le flash SPI et l'observation du code à partir de la mémoire DDR.
   Figure 10 • Démarrage de la démo
   
10. Si le dispositif SmartFusion2 SoC FPGA est programmé avec un STAPL file dans lequel MDDR n'est pas configuré pour la mémoire DDR, un message d'erreur s'affiche, comme illustré à la Figure 11.
    Figure 11 • Mauvais message d'appareil ou d'option
    
11. La section Console série de l'interface graphique affiche les messages de débogage et commence à programmer le flash SPI en cas d'effacement réussi du flash SPI. La figure 12 montre l'état de l'écriture flash SPI
    Figure 12 • Chargement Flash
    
12. Une fois la programmation du flash SPI réussie, le chargeur de démarrage s'exécutant sur le FPGA SoC SmartFusion2 copie l'image de l'application du flash SPI vers la mémoire DDR et démarre l'image de l'application. Si l'image fournie estample_image_DDR3.bin est sélectionné, la console série affiche les messages de bienvenue, les messages d'interruption de commutateur et d'interruption de temporisateur, comme illustré à la Figure 13 à la page 18 et à la Figure 14 à la page 18. Un motif de LED en cours d'exécution s'affiche sur les LED1 à LED8 sur le SmartFusion2 Advanced Development Trousse.
13. Appuyez sur les commutateurs SW2 et SW3 pour voir les messages d'interruption sur la console série.
    Figure 13 • Exécution de l'image de l'application cible à partir de la mémoire DDR3
    Figure 14 • Messages de minuterie et d'interruption dans la console série
    

Exécution de la conception de la méthode du moteur de démarrage matériel
Les étapes suivantes décrivent comment exécuter la conception de la méthode du moteur de démarrage matériel :

1. Allumez l'interrupteur d'alimentation, SW7.
2. Programmez le dispositif FPGA SmarFusion2 SoC avec la programmation file prévu dans la conception files (SF2_CodeShadowing_DDR3_DF\Programmation
   Files\HWBootEngine_method\CodeShadowing_Fabric.stp à l'aide du logiciel de conception FlashPro).
3. Pour programmer le flash SPI, placez le commutateur DIP SW5-1 sur la position ON. Cette sélection permet de démarrer Cortex-M3 à partir d'eNVM. Appuyez sur SW6 pour réinitialiser l'appareil SmartFusion2.
4. Lancez l'exécutable de l'interface graphique de démonstration SPI Flash Loader et Code Shadowing file disponible dans la conception files (SF2_CodeShadowing_DDR3_DF\GUI Executable\SF2_FlashLoader.exe).
5. Sélectionnez le port COM approprié (vers lequel pointent les pilotes série USB) dans la liste déroulante Port COM.
6. Cliquez sur Connecter. Une fois la connexion établie, Connecter devient Déconnecter.
7. Cliquez sur Parcourir pour sélectionner l'exampl'image exécutable cible file fourni avec la conception files
   (SF2_CodeShadowing_DDR3_DF/SampImages/s d'applicationampfichier_image_DDR3.bin).
   Note: Pour générer le chutier de l'image de l'application file, voir "Annexe : Génération d'un fichier exécutable File" à la page 25.
8. Sélectionnez l'option Hardware Boot Engine dans Code Shadowing Method.
9. Sélectionnez l'option Program SPI Flash dans le menu Options.
10. Cliquez sur Démarrer, comme illustré à la figure 15 pour charger l'image exécutable dans le flash SPI.
    Figure 15 • Démarrage de la démo
    
11. La section Console série de l'interface graphique affiche les messages de débogage et l'état de l'écriture flash SPI, comme illustré à la Figure 16.
    Figure 16 • Chargement Flash
    
12. Après avoir programmé le flash SPI avec succès, placez le commutateur DIP SW5-1 sur la position OFF. Cette sélection permet de démarrer le processeur Cortex-M3 à partir de la mémoire DDR.
13. Appuyez sur SW6 pour réinitialiser l'appareil SmartFusion2. Le moteur de démarrage copie l'image de l'application de la mémoire flash SPI vers la mémoire DDR et libère la réinitialisation sur Cortex-M3, qui démarre l'image de l'application à partir de la mémoire DDR. Si l'image fournie "sample_image_DDR3.bin" est chargé sur le flash SPI, la console série affiche les messages de bienvenue, les messages d'interruption du commutateur (appuyez sur SW2 ou SW3) et les messages d'interruption de la minuterie, comme illustré à la Figure 17, et un motif de LED en cours d'exécution s'affiche sur les LED1 à LED8 sur le SmartFusion2 Advanced Kit de développement.
    Figure 17 • Exécution de l'image de l'application cible à partir de la mémoire DDR3
    

Conclusion
Cette démonstration montre la capacité du dispositif FPGA SoC SmartFusion2 à s'interfacer avec la mémoire DDR et à exécuter l'image exécutable à partir de la mémoire DDR en masquant le code du dispositif de mémoire flash SPI. Il montre également deux méthodes d'implémentation de l'observation du code sur le périphérique SmartFusion2.

Annexe : Configurations DDR3

Les figures suivantes montrent les paramètres de configuration DDR3.
Figure 18 • Paramètres généraux de configuration DDR

Figure 19 • Paramètres d'initialisation de la mémoire DDR

Figure 20 • Paramètres de synchronisation de la mémoire DDR

Annexe : Génération d'un chutier exécutable File

Le bac exécutable file est nécessaire pour programmer le flash SPI pour exécuter la démo d'observation de code. Pour générer le bin exécutable file de "sample_image_DDR3 » Console logicielle, effectuez les étapes suivantes :

1. Générez le projet Soft Console avec le script de l'éditeur de liens production-execute-in-place-external DDR.
2. Ajoutez le chemin d'installation de Soft Console, par exempleample, C:\Microsemi\Libero_v11.7\SoftConsole\Sourcery-G++\bin, aux 'Variables d'environnement' comme illustré à la Figure 21.
   Figure 21 • Ajout du chemin d'installation de la console logicielle
   
3. Double-cliquez sur le lot file Poubelle-File-Generator.bat situé à :
   SoftConsole/CodeShadowing_MSS_CM3/Sampdossier le_image_DDR3, comme illustré à la Figure 22.
   Figure 22 • Bac File Générateur
   
4. La corbeille-File-Générateur crée sampfichier_image_DDR3.bin file.

Historique des révisions

Le tableau suivant montre les modifications importantes apportées à ce document pour chaque révision.

Révision	Changements
Révision 7 (2016 mars XNUMX)	Mise à jour du document pour la version du logiciel Libero SoC v11.7 (SAR 77816).
Révision 6 (Octobre 2015)	Mise à jour du document pour la version du logiciel Libero SoC v11.6 (SAR 72424).
Révision 5 (Septembre 2014)	Mise à jour du document pour la version du logiciel Libero SoC v11.4 (SAR 60592).
Révision 4 (Mai 2014)	Mise à jour du document pour la version logicielle Libero SoC 11.3 (SAR 56851).
Révision 3 (Décembre 2013)	Mise à jour du document pour la version du logiciel Libero SoC v11.2 (SAR 53019).
Révision 2 (Mai 2013)	Mise à jour du document pour la version du logiciel Libero SoC v11.0 (SAR 47552).
Révision 1 (2013 mars XNUMX)	Mise à jour du document pour la version du logiciel Libero SoC v11.0 beta SP1 (SAR 45068).

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Microsemi SmartFusion2 SoC FPGA Code Shadowing de la mémoire flash SPI à la mémoire DDR [pdf] Manuel du propriétaire SmartFusion2 SoC FPGA Code Shadowing de SPI Flash à la mémoire DDR, SmartFusion2 SoC, FPGA Code Shadowing de SPI Flash à la mémoire DDR, Flash à la mémoire DDR

Références

• Manuel d'utilisation