אינהאַלט באַהאַלטן
1 Microsemi SmartFusion2 SoC FPGA קאָד שאַדאָוינג פון ספּי פלאַש צו דדר זכּרון
2 הקדמה
3 SmartFusion2 SoC FPGA - קאָד שאַדאָוינג פון SPI פלאַש צו דדר זכּרון
3.1 הקדמה
4 אַפּפּענדיקס: DDR3 קאַנפיגיעריישאַנז
5 אַפּפּענדיקס: דזשענערייטינג עקסעקוטאַבלע בין File
6 רעוויזיע געשיכטע
7 פּראָדוקט שטיצן
7.1 טעכניש שטיצן
8 דאָקומענטן / רעסאָורסעס
8.1 רעפערענצן
9 Related Posts

Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-logo

Microsemi SmartFusion2 SoC FPGA קאָד שאַדאָוינג פון ספּי פלאַש צו דדר זכּרון

Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-product-iamge

הקדמה

ציל
די דעמאָ איז פֿאַר SmartFusion®2 סיסטעם-אויף-שפּאָן (SoC) פעלד פּראָוגראַמאַבאַל טויער מענגע (FPGA) דעוויסעס. עס גיט ינסטראַקשאַנז אויף ווי צו נוצן די קאָראַספּאַנדינג רעפֿערענץ פּלאַן.

בדעה וילעם
דער דעמאָ פירער איז בדעה פֿאַר:

  • FPGA דיזיינערז
  • עמבעדיד דיזיינערז
  • סיסטעם-מדרגה דיזיינערז

רעפערענצן
זען די פאלגענדע web בלאַט פֿאַר אַ גאַנץ און דערהייַנטיקט ליסטינג פון SmartFusion2 מיטל דאַקיומענטיישאַן:
http://www.microsemi.com/products/fpga-soc/soc-fpga/smartfusion2#documentation

די פאלגענדע דאָקומענטן זענען ריפערד אין דעם דעמאָ פירער.

  • UG0331: SmartFusion2 מיקראָקאָנטראָללער סאַבסיסטעם באַניצער גייד
  • SmartFusion2 סיסטעם בילדער באַניצער גייד

SmartFusion2 SoC FPGA - קאָד שאַדאָוינג פון SPI פלאַש צו דדר זכּרון

הקדמה

דער דעמאָ פּלאַן ווייַזן SmartFusion2 SoC FPGA מיטל קייפּאַבילאַטיז פֿאַר קאָד שאַדאָוינג פון די סיריאַל פּעריפעראַל צובינד (SPI) בליץ זכּרון מיטל צו טאָפּל דאַטן קורס (DDR) סינטשראָנאָוס דינאַמיש טראַפ אַקסעס זכּרון (SDRAM) און עקסאַקיוטינג די קאָד פֿון DDR SDRAM.
פיגורע 1 ווייזט די שפּיץ-מדרגה בלאָק דיאַגראַמע פֿאַר קאָד שאַדאָוינג פון SPI בליץ מיטל צו דדר זכּרון.

פיגורע 1 • Top-Level Block Diagram

Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-01

קאָד שאַדאָוינג איז אַ בוטינג אופֿן וואָס איז געניצט צו לויפן אַ בילד פֿון פונדרויסנדיק, פאַסטער און וואַלאַטאַל מעמעריז (DRAM). עס איז דער פּראָצעס פון קאַפּיינג די קאָד פון ניט-וואַלאַטאַל זכּרון צו די וואַלאַטאַל זכּרון פֿאַר דורכפירונג.

קאָד שאַדאָוינג איז פארלאנגט ווען די ניט-וואַלאַטאַל זיקאָרן פֿאַרבונדן מיט אַ פּראַסעסער טוט נישט שטיצן טראַפ אַקסעס צו די קאָד פֿאַר ויספירן-אין-אָרט, אָדער עס איז ניט גענוגיק ניט-וואַלאַטאַל טראַפ אַקסעס זיקאָרן. אין פאָרשטעלונג-קריטיש אַפּלאַקיישאַנז, די דורכפירונג גיכקייַט קענען זיין ימפּרוווד דורך קאָד שאַדאָוינג, ווו קאָד איז קאַפּיד צו העכער טרופּוט באַראַן פֿאַר פאַסטער דורכפירונג.

איין דאַטן קורס (SDR) / DDR SDRAM מעמעריז זענען געניצט אין אַפּלאַקיישאַנז וואָס האָבן אַ גרויס אַפּלאַקיישאַן עקסעקוטאַבלע בילד און דאַרפן העכער פאָרשטעלונג. טיפּיקאַללי, די גרויס עקסעקוטאַבלע בילדער זענען סטאָרד אין ניט-וואַלאַטאַל זיקאָרן, אַזאַ ווי NAND פלאַש אָדער SPI בליץ, און קאַפּיד צו וואַלאַטאַל זיקאָרן, אַזאַ ווי SDR / DDR SDRAM זכּרון, ביי מאַכט אַרויף פֿאַר דורכפירונג.

SmartFusion2 SoC FPGA דעוויסעס ויסשטימען פערט דור בליץ-באזירט FPGA שטאָף, אַן ARM® Cortex®-M3 פּראַסעסער און הויך פאָרשטעלונג קאָמוניקאַציע ינטערפייסיז אויף אַ איין שפּאָן. די הויך-גיכקייַט זיקאָרן קאַנטראָולערז אין די SmartFusion2 SoC FPGA דעוויסעס זענען געניצט צו צובינד מיט די פונדרויסנדיק DDR2/DDR3/LPDDR מעמעריז. די DDR2 / DDR3 זכרונות קענען זיין אַפּערייטאַד מיט אַ מאַקסימום גיכקייַט פון 333 מהז. די Cortex-M3 פּראַסעסער קענען גלייך לויפן די אינסטרוקציעס פֿון פונדרויסנדיק דדר זכּרון דורך די מיקראָקאָנטראָללער סאַבסיסטעם (מסס) דדר (מדדר). די FPGA קאַש קאָנטראָללער און MSS DDR בריק שעפּן די דאַטן לויפן פֿאַר אַ בעסער פאָרשטעלונג.

פּלאַן רעקווירעמענץ
טיש 1 ווייזט די פּלאַן רעקווירעמענץ פֿאַר דעם דעמאָ.

טיש 1 • פּלאַן רעקווירעמענץ

פּלאַן רעקווירעמענץ באַשרייַבונג
האַרדוואַרע רעקווירעמענץ
SmartFusion2 Advanced Development Kit:
• 12 V אַדאַפּטער
• פלאַשפּראָ5
• וסב א צו מיני - ב וסב קאַבלע		 רעוו א אָדער שפּעטער
לאַפּטאַפּ אָדער דעסקטאָפּ Windows XP SP2 אַפּערייטינג סיסטעם - 32-ביסל / 64-ביסל Windows 7 אַפּערייטינג סיסטעם - 32-ביסל / 64-ביסל
ווייכווארג רעקווירעמענץ
Libero® סיסטעם-אויף-טשיפּ (SoC) v11.7
פלאַשפּראָ פּראָגראַממינג ווייכווארג v11.7
סאָפטקאָנסאָלע v3.4 SP1*
פּיסי דרייווערס וסב צו UART דריווערס
מיקראָסאָפט. נעץ פראַמעוואָרק 4 קליענט פֿאַר לאָנטשינג דעמאָ GUI _
באַמערקונג: * פֿאַר דעם טוטאָריאַל, SoftConsole v3.4 SP1 איז געניצט. פֿאַר ניצן SoftConsole v4.0, זען די TU0546: סאָפטקאָנסאָלע v4.0 און Libero SoC v11.7 טוטאָריאַל.

דעמאָ פּלאַן
הקדמה
די דעמאָ פּלאַן fileס זענען בארעכטיגט פֿאַר אראפקאפיע פֿון די פאלגענדע דרך אין די מיקראָ האַלב webפּלאַץ:
http://soc.microsemi.com/download/rsc/?f=m2s_dg0386_liberov11p7_df

די דעמאָ פּלאַן fileס אַרייַננעמען:

  • Libero SoC פּרויעקט
  • STAPL פּראָגראַממינג files
  • GUI עקסעקוטאַבלע
  • Sampדי אַפּלאַקיישאַן בילדער
  • לינקער סקריפּס
  • DDR קאַנפיגיעריישאַן files
  • Readme.txt file

זען די readme.txt file צוגעשטעלט אין די פּלאַן files פֿאַר די גאַנץ וועגווייַזער סטרוקטור.

באַשרייַבונג
דער דעמאָ פּלאַן ימפּלאַמאַנץ קאָד שאַדאָוינג טעכניק צו שטיוול די אַפּלאַקיישאַן בילד פֿון DDR זכּרון. דער פּלאַן אויך גיט באַלעבאָס צובינד איבער SmartFusion2 SoC FPGA מאַלטי-מאָדע וניווערסאַל ייסינגקראַנאַס / סינטשראָנאָוס ופנעמער / טראַנסמיטער (MMUART) צו מאַסע די עקסעקוטאַבלע בילד פון די ציל אַפּלאַקיישאַן אין SPI בליץ פארבונדן צו די MSS SPI0 צובינד.
די קאָד שאַדאָוינג איז ימפּלאַמענאַד אין די פאלגענדע צוויי מעטהאָדס:

  1. מולטי-סtagא שטיוול פּראָצעס אופֿן ניצן די Cortex-M3 פּראַסעסער
  2. ייַזנוואַרג שטיוול מאָטאָר אופֿן ניצן די FPGA שטאָף

מולטי-זtage שטיוול פּראָצעס מעטאַד
די אַפּלאַקיישאַן בילד איז לויפן פֿון פונדרויסנדיק דדר מעמעריז אין די פאלגענדע צוויי שטיוול סtagעס:

  • די Cortex-M3 פּראַסעסער שיך די ווייך שטיוול לאָודער פֿון עמבעדיד ניט-וואַלאַטאַל זכּרון (eNVM), וואָס פּערפאָרמז די קאָד בילד אַריבערפירן פון SPI בליץ מיטל צו DDR זכּרון.
  • די Cortex-M3 פּראַסעסער שיך די אַפּלאַקיישאַן בילד פֿון DDR זכּרון.

דער פּלאַן ימפּלאַמאַנץ אַ באָאָטלאָאַדער פּראָגראַם צו מאַסע די עקסעקוטאַבלע בילד פון די ציל אַפּלאַקיישאַן פֿון SPI בליץ מיטל צו DDR זכּרון פֿאַר דורכפירונג. די באָאָטלאָאַדער פּראָגראַם פליסנדיק פון eNVM דזשאַמפּס צו די ציל אַפּלאַקיישאַן סטאָרד אין דדר זכּרון נאָך די ציל אַפּלאַקיישאַן בילד איז קאַפּיד צו דדר זכּרון.
פיגורע 2 ווייזט די דיטיילד בלאָק דיאַגראַמע פון ​​די דעמאָ פּלאַן.

פיגורע 2 • קאָד שאַדאָוינג - מולטי סtage Boot Process Demo Block Diagram

Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-02

די MDDR איז קאַנפיגיערד פֿאַר DDR3 צו אַרבעטן ביי 320 מהז. "אַפּענדיקס: DDR3 קאַנפיגיעריישאַנז" אויף בלאַט 22 ווייַזן די DDR3 קאַנפיגיעריישאַן סעטטינגס. DDR איז קאַנפיגיערד איידער עקסאַקיוטינג די הויפּט אַפּלאַקיישאַן קאָד.

באָאָטלאָאַדער
די באָאָטלאָאַדער פּערפאָרמז די פאלגענדע אַפּעריישאַנז:

  1. קאַפּיינג די ציל אַפּלאַקיישאַן בילד פון SPI בליץ זכּרון צו דדר זכּרון.
  2. רימאַפּינג די דדר זכּרון סטאַרטינג אַדרעס פון 0xA0000000 צו 0x00000000 דורך קאַנפיגיערינג די DDR_CR סיסטעם רעגיסטרירן.
  3. יניטיאַלייזינג די קאָרטעקס-מ 3 פּראַסעסער אָנלייגן טייַטל לויט די ציל אַפּלאַקיישאַן. דער ערשטער אָרט פון דער ציל אַפּלאַקיישאַן וועקטאָר טיש כּולל די אָנלייגן טייַטל ווערט. די וועקטאָר טיש פון די ציל אַפּלאַקיישאַן איז בארעכטיגט פֿון די אַדרעס 0x00000000.
  4. לאָודינג די פּראָגראַם טאָמבאַנק (פּיסי) צו באַשטעטיק האַנדלער פון די ציל אַפּלאַקיישאַן פֿאַר פליסנדיק די ציל אַפּלאַקיישאַן בילד פֿון די דדר זכּרון. באַשטעטיק האַנדלער פון די ציל אַפּלאַקיישאַן איז בנימצא אין די וועקטאָר טיש אין די אַדרעס 0x00000004.
    פיגורע 3 ווייזט די דעמאָ פּלאַן.
    פיגורע 3 • פּלאַן פלאָו פֿאַר Multi-Stage שטיוול פּראָצעס מעטאַד
    Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-03

ייַזנוואַרג שטיוול מאָטאָר מעטאַד
אין דעם אופֿן, די Cortex-M3 שיך גלייך די ציל אַפּלאַקיישאַן בילד פֿון פונדרויסנדיק דדר מעמעריז. די ייַזנוואַרג שטיוול מאָטאָר קאַפּיז די אַפּלאַקיישאַן בילד פון די SPI בליץ מיטל צו DDR זכּרון, איידער ריליסינג די Cortex-M3 פּראַסעסער באַשטעטיק. נאָך ריליסינג די באַשטעטיק, די Cortex-M3 פּראַסעסער שיך גלייך פֿון DDR זכּרון. דעם אופֿן ריקווייערז ווייניקער שטיוול-אַרויף צייט ווי Multi-stage שטיוול פּראָצעס ווי עס אַוווידז קייפל שטיוול סtagעס און קאפיעס אַפּלאַקיישאַן בילד צו DDR זכּרון אין ווייניקער צייט.

דער דעמאָ פּלאַן ימפּלאַמאַנץ שטיוול מאָטאָר לאָגיק אין FPGA שטאָף צו נאָכמאַכן די עקסעקוטאַבלע בילד פון די ציל אַפּלאַקיישאַן פֿון SPI בליץ צו די DDR זכּרון פֿאַר דורכפירונג. דער פּלאַן אויך ימפּלאַמאַנץ SPI בליץ לאָודער, וואָס קענען זיין עקסאַקיוטאַד דורך Cortex-M3 פּראַסעסער צו לאָדן די עקסעקוטאַבלע בילד פון די ציל אַפּלאַקיישאַן אין SPI בליץ מיטל ניצן די צוגעשטעלט באַלעבאָס צובינד איבער SmartFusion2 SoC FPGA MMUART_0. די DIP סוויטטש1 אויף די SmartFusion2 Advanced Development Kit קענען ווערן גענוצט צו אויסקלייַבן צי צו פּראָגראַם די SPI בליץ מיטל אָדער צו ויספירן די קאָד פֿון DDR זכּרון.

אויב די עקסעקוטאַבלע ציל אַפּלאַקיישאַן איז בנימצא אין די SPI בליץ מיטל, די קאָד שאַדאָוינג פון די SPI בליץ מיטל צו DDR זכּרון איז סטאַרטעד ווען די מיטל מאַכט-אַרויף. דער שטיוול מאָטאָר יניטיאַלייזיז די MDDR, קאַפּיז די בילד פֿון SPI בליץ מיטל צו דדר זכּרון, און רימאַפּס די דדר זכּרון פּלאַץ צו 0x00000000 דורך בעכעסקעם די קאָרטעקס-מ3 פּראַסעסער אין באַשטעטיק. נאָך שטיוול מאָטאָר ריליסיז די Cortex-M3 באַשטעטיק, די Cortex-M3 עקסאַקיוץ די ציל אַפּלאַקיישאַן פֿון DDR זכּרון.

די FIC_0 איז קאַנפיגיערד אין שקלאַף מאָדע צו אַקסעס די MSS SPI_0 פֿון FPGA שטאָף אַהב בעל. די MDDR AXI צובינד (DDR_FIC) איז ענייבאַלד צו אַקסעס די דדר זכּרון פֿון FPGA שטאָף AXI בעל.

פיגורע 4 ווייזט די דיטיילד בלאָק דיאַגראַמע פון ​​די דעמאָ פּלאַן.
פיגורע 4 • קאָד שאַדאָוינג - ייַזנוואַרג שטיוול מאָטאָר דעמאָ בלאָק דיאַגראַמע

Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-04

שטיוול ענגינע
דאָס איז דער הויפּט טייל פון די קאָד שאַדאָוינג דעמאָ וואָס קאַפּיז די אַפּלאַקיישאַן בילד פון די SPI בליץ מיטל צו די דדר זכּרון. די שטיוול מאָטאָר פּערפאָרמז די פאלגענדע אַפּעריישאַנז:

  1. יניטיאַלייזינג MDDR פֿאַר אַקסעס DDR3 ביי 320 MHz דורך האַלטן די Cortex-M3 פּראַסעסער אין באַשטעטיק.
  2. קאַפּיינג די ציל אַפּלאַקיישאַן בילד פון SPI בליץ זכּרון מיטל צו דדר זכּרון ניצן די AXI בעל אין די FPGA שטאָף דורך די MDDR AXI צובינד.
  3. רימאַפּינג די דדר זכּרון סטאַרטינג אַדרעס פון 0xA0000000 צו 0x00000000 דורך שרייבן צו די DDR_CR סיסטעם רעגיסטרירן.
  4. ריליסינג באַשטעטיק צו Cortex-M3 פּראַסעסער צו שטיוול פֿון DDR זכּרון.

פיגורע 5 ווייזט די דעמאָ פּלאַן לויפן.
פיגורע 5 • Top-Level Block Diagram

Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-05

פיגורע 6 • פּלאַן פלאָו פֿאַר ייַזנוואַרג שטיוול ענגינע מעטאַד

Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-06

Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-07

שאַפֿן ציל אַפּפּליקאַטיאָן בילד פֿאַר דדר זכּרון
אַ בילד וואָס קענען זיין עקסאַקיוטאַד פון די DDR זכּרון איז פארלאנגט צו לויפן די דעמאָ. ניצן די לינקער באַשרייַבונג "פּראָדוקציע-execute-in-place-externalDDR.ld". file וואָס איז אַרייַנגערעכנט אין די פּלאַן fileס צו בויען די אַפּלאַקיישאַן בילד. די לינקער באַשרייַבונג file דיפיינז די דדר זכּרון סטאַרטינג אַדרעס ווי 0x00000000 זינט די באָאָטלאָאַדער / שטיוול מאָטאָר פּערפאָרמז די דדר זכּרון רימאַפּינג פון 0xA0000000 צו 0x00000000. דער לינקער שריפט קריייץ אַ אַפּלאַקיישאַן בילד מיט ינסטראַקשאַנז, דאַטן און BSS סעקשאַנז אין זכּרון וועמענס סטאַרטינג אַדרעס איז 0x00000000. א פּשוט ליכט-ימיטינג דייאָוד (געפירט) בלינקינג, טייַמער און באַשטימען-באזירט יבעררייַסן דור אַפּלאַקיישאַן בילד file איז צוגעשטעלט פֿאַר דעם דעמאָ.

ספּי פלאַש לאָודער
די SPI בליץ לאָודער איז ימפּלאַמענאַד צו מאַסע די SPI פלאַש זכּרון אויף ברעט מיט די עקסעקוטאַבלע ציל אַפּלאַקיישאַן בילד פֿון דער באַלעבאָס פּיסי דורך די MMUART_0 צובינד. די Cortex-M3 פּראַסעסער מאכט אַ באַפער פֿאַר די דאַטן וואָס קומען איבער די MMUART_0 צובינד און ינישיאַץ די פּעריפעראַל דמאַ (PDMA) צו שרייַבן די באַפערד דאַטן אין SPI בליץ דורך די MSS_SPI0.

פליסנדיק די דעמאָ
די דעמאָ ווייזט ווי צו מאַסע די אַפּלאַקיישאַן בילד אין די SPI בליץ און ויספירן דעם אַפּלאַקיישאַן בילד פֿון פונדרויסנדיק דדר מעמעריז. עס גיט אַן עקסampדי אַפּלאַקיישאַן בילד "sample_image_DDR3.bin". דער בילד ווייזט די באַגריסונג אַרטיקלען און טייַמער יבעררייַס אָנזאָג אויף די סיריאַל קאַנסאָול און בלינקס LED1 צו LED8 אויף די SmartFusion2 Advanced Development Kit. צו זען די GPIO יבעררייַסן אַרטיקלען אויף די סיריאַל קאַנסאָול, דריקן SW2 אָדער SW3 באַשטימען.

באַשטעטיקן די דעמאָ פּלאַן
די פאלגענדע סטעפּס באַשרייַבן ווי צו סעטאַפּ די דעמאָ פֿאַר SmartFusion2 Advanced Development Kit ברעט:

  1. פאַרבינדן די האָסט פּיסי צו די J33 קאַנעקטער מיט די וסב א צו מיני-ב קאַבלע. די USB צו UART בריק דריווערס זענען אויטאָמאַטיש דיטעקטאַד. באַשטעטיקן אויב די דיטעקשאַן איז געמאכט אין די מיטל פאַרוואַלטער ווי געוויזן אין פיגורע 7.
  2. אויב וסב דריווערס זענען נישט דיטעקטאַד אויטאָמאַטיש, ינסטאַלירן די וסב שאָפער.
  3. פֿאַר סיריאַל וואָקזאַל קאָמוניקאַציע דורך די FTDI מיני וסב קאַבלע, ינסטאַלירן די FTDI D2XX שאָפער. אראפקאפיע די דריווערס און ייַנמאָנטירונג פירער פֿון:
    http://www.microsemi.com/soc/documents/CDM_2.08.24_WHQL_Certified.zip.
    פיגורע 7 • וסב צו ואַרט בריק דריווערס
    Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-08
  4. פאַרבינדן די דזשאַמפּערז אויף די SmartFusion2 Advanced Development Kit ברעט, ווי געוויזן אין טאַבלע 2.
    וואָרענען: באַשטימען אַוועק די מאַכט צושטעלן באַשטימען, SW7 בשעת קאַנעקטינג די דזשאַמפּערז.
    טיש 2 • SmartFusion2 Advanced Development Kit Jumper Settings
    דזשאַמפּער שפּילקע (פון) שטיפט (צו) באַמערקונגען
    דזש116, דזש353, דזש354, דזש54 1 2 דאָס זענען די פעליקייַט דזשאַמפּער סעטטינגס פון די Advanced Development Kit באָרד. מאַכן זיכער אַז די דזשאַמפּערז זענען שטעלן אַקאָרדינגלי.
    J123 2 3
    דזש124, דזש121, דזש32 1 2 JTAG פּראָגראַממינג דורך FTDI
    דזש 118, דזש 119 1 2 פּראָגראַממינג ספּי פלאַש
  5. אין די SmartFusion2 Advanced Development Kit, פאַרבינדן די מאַכט צושטעלן צו די J42 קאַנעקטער.
    פיגורע 8. ווייזט די ברעט סעטאַפּ פֿאַר לויפן די קאָד שאַדאָוינג פון SPI בליץ צו DDR3 דעמאָ אויף די SmartFusion2 Advanced Development Kit.
    פיגורע 8 • SmartFusion2 Advanced Development Kit Setup
    Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-09

SPI פלאַש לאָודער און קאָד שאַדאָוינג דעמאָ גוי
די GUI איז פארלאנגט צו לויפן די קאָד שאַדאָוינג דעמאָ. SPI פלאַש לאָודער און קאָד שאַדאָוינג דעמאָ GUI איז אַ פּשוט גראַפיק באַניצער צובינד וואָס לויפט אויף דער באַלעבאָס פּיסי צו פּראָגראַם די SPI בליץ און לויפן די קאָד שאַדאָוינג דעמאָ אויף די SmartFusion2 Advanced Development Kit. UART איז אַ קאָמוניקאַציע פּראָטאָקאָל צווישן די באַלעבאָס פּיסי און SmartFusion2 Advanced Development Kit. עס אויך גיט די סיריאַל קאַנסאָול אָפּטיילונג צו דרוקן די דיבאַג אַרטיקלען באקומען פון די אַפּלאַקיישאַן איבער די UART צובינד.
פיגורע 9. ווייזט די SPI פלאַש לאָודער און קאָד שאַדאָוינג דעמאָ ווינדאָו.
פיגורע 9 • ספּי פלאַש לאָודער און קאָד שאַדאָוינג דעמאָ פֿענצטער

Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-10

די GUI שטיצט די פאלגענדע פֿעיִקייטן:

  • פּראָגראַם ספּי פלאַש: פּראָגראַמען די בילד file אין די SPI בליץ.
  • פּראָגראַם און קאָד שאַדאָוינג פון SPI פלאַש צו דדר: פּראָגראַמען די בילד file אין SPI בליץ, קאַפּיז עס צו די דדר זכּרון, און שיך די בילד פֿון די דדר זכּרון.
  • פּראָגראַם און קאָד שאַדאָוינג פון SPI פלאַש צו SDR: פּראָגראַמען די בילד file אין SPI בליץ, קאַפּיז עס צו די SDR זכּרון, און שיך די בילד פֿון די SDR זכּרון.
  • קאָד שאַדאָוינג צו דדר: קאָפּיעס די יגזיסטינג בילד file פֿון SPI בליץ צו די דדר זכּרון און שיך די בילד פֿון די דדר זכּרון.
  • קאָד שאַדאָוינג צו SDR: קאָפּיעס די יגזיסטינג בילד file פֿון SPI בליץ צו די SDR זכּרון און שיך די בילד פֿון די SDR זכּרון. דריקט הילף פֿאַר מער אינפֿאָרמאַציע וועגן די GUI.

לויפן די דעמאָ פּלאַן פֿאַר Multi-Stage שטיוול פּראָצעס מעטאַד
די פאלגענדע סטעפּס באַשרייַבן ווי צו לויפן די דעמאָ פּלאַן פֿאַר Multi-stagא שטיוול פּראָצעס אופֿן:

  1. באַשטימען אויף די מאַכט צושטעלן באַשטימען, SW7.
  2. פּראָגראַם די SmarFusion2 SoC FPGA מיטל מיט די פּראָגראַממינג file צוגעשטעלט אין די פּלאַן files (SF2_CodeShadowing_DDR3_DF\Programming Files\MultiStageBoot_meothod\CodeShadowing_top.stp ניצן די פלאַשפּראָ פּלאַן ווייכווארג).
  3. קאַטער די SPI פלאַש לאָודער און קאָד שאַדאָוינג דעמאָ גוי עקסעקוטאַבלע file בנימצא אין די פּלאַן files (SF2_CodeShadowing_DDR3_DF\GUI Executable\SF2_FlashLoader.exe).
  4. אויסקלייַבן די צונעמען COM פּאָרט (צו וואָס די וסב סיריאַל דריווערס זענען שפּיציק) פון די COM פּאָרט פאַל-אַראָפּ רשימה.
  5. דריקט קאָננעקט. נאָך גרינדן די קשר, קאָננעקט ענדערונגען צו דיסקאַנעקט.
  6. דריקט אָפּפליקן צו סעלעקטירן דעם עקסampדי ציל עקסעקוטאַבלע בילד file צוגעשטעלט מיט די פּלאַן files
    (SF2_CodeShadowing_DDR3_DF/Sample אַפּפּליקאַטיאָן בילדער/סample_image_DDR3.bin).
    באַמערקונג: צו דזשענערייט די אַפּלאַקיישאַן בילד בין file, זען "אַפּענדיקס: דזשענערייטינג עקסעקוטאַבלע בין File"אויף בלאַט 25.
  7. האַלטן די סטאַרטינג אַדרעס פון די SPI בליץ זכּרון ווי פעליקייַט ביי 0x00000000.
  8. סעלעקטירן דעם פּראָגראַם און קאָד שאַדאָוינג פֿון SPI פלאַש צו דדר אָפּציע.
  9. דריקט אָנהייב ווי געוויזן אין פיגורע 10 צו לאָדן די עקסעקוטאַבלע בילד אין SPI בליץ און קאָד שאַדאָוינג פֿון דדר זכּרון.
    פיגורע 10 • סטאַרטינג די דעמאָ
    Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-11
  10. אויב די SmartFusion2 SoC FPGA מיטל איז פּראָוגראַמד מיט אַ STAPL file אין וואָס MDDR איז נישט קאַנפיגיערד פֿאַר דדר זכּרון, עס ווייזט אַ טעות אָנזאָג, ווי געוויזן אין פיגורע 11.
    פיגורע 11 • אומרעכט מיטל אָדער אָפּציע אָנזאָג
    Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-12
  11. די סיריאַל קאַנסאָול אָפּטיילונג אויף די GUI ווייזט די דיבאַג אַרטיקלען און סטאַרץ פּראָגראַממינג SPI פלאַש אויף הצלחה ירייסינג די SPI בליץ. פיגורע 12 ווייזט די סטאַטוס פון SPI בליץ שרייבן
    פיגורע 12 • פלאַש לאָודינג
    Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-13
  12. מיט הצלחה פּראָגראַממינג די SPI בליץ, די באָאָטלאָאַדער פליסנדיק אויף SmartFusion2 SoC FPGA קאַפּיז די אַפּלאַקיישאַן בילד פון די SPI בליץ צו די דדר זכּרון און באָוץ די אַפּלאַקיישאַן בילד. אויב די צוגעשטעלט בילד סample_image_DDR3.bin איז אויסגעקליבן, די סיריאַל קאַנסאָול ווייזט די באַגריסונג אַרטיקלען, באַשטימען יבעררייַס און טייַמער יבעררייַס אַרטיקלען ווי געוויזן אין פיגורע 13 אויף בלאַט 18 און פיגורע 14 אויף בלאַט 18. א פליסנדיק געפירט מוסטער איז געוויזן אויף LED1 צו LED8 אויף די SmartFusion2 Advanced Development קיט.
  13. דריקן SW2 און SW3 סוויטשאַז צו זען יבעררייַסן אַרטיקלען אויף סיריאַל קאַנסאָול.
    פיגורע 13 • לויפן די ציל אַפּפּליקאַטיאָן בילד פון דדר3 זכּרון
    Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-14פיגורע 14 • טייַמער און יבעררייַסן אַרטיקלען אין סיריאַל קאַנסאָול
    Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-15

פליסנדיק די ייַזנוואַרג שטיוול ענגינע מעטאַד פּלאַן
די פאלגענדע סטעפּס באַשרייַבן ווי צו לויפן די ייַזנוואַרג שטיוול מאָטאָר פּלאַן:

  1. באַשטימען אויף די מאַכט צושטעלן באַשטימען, SW7.
  2. פּראָגראַם די SmarFusion2 SoC FPGA מיטל מיט די פּראָגראַממינג file צוגעשטעלט אין די פּלאַן files (SF2_CodeShadowing_DDR3_DF\Programming
    Files\HWBootEngine_method\CodeShadowing_Fabric.stp ניצן די פלאַשפּראָ פּלאַן ווייכווארג).
  3. צו פּראָגראַם די SPI פלאַש, מאַכן דיפּ באַשטימען SW5-1 צו ON שטעלע. דער סעלעקציע מאכט צו שטיוול Cortex-M3 פֿון eNVM. דרוק SW6 צו באַשטעטיק די SmartFusion2 מיטל.
  4. קאַטער די SPI פלאַש לאָודער און קאָד שאַדאָוינג דעמאָ גוי עקסעקוטאַבלע file בנימצא אין די פּלאַן files (SF2_CodeShadowing_DDR3_DF\GUI Executable\SF2_FlashLoader.exe).
  5. אויסקלייַבן די צונעמען COM פּאָרט (צו וואָס די וסב סיריאַל דריווערס זענען שפּיציק) פון די COM פּאָרט פאַל-אַראָפּ רשימה.
  6. דריקט קאָננעקט. נאָך גרינדן די קשר, קאָננעקט ענדערונגען צו דיסקאַנעקט.
  7. דריקט אָפּפליקן צו סעלעקטירן דעם עקסampדי ציל עקסעקוטאַבלע בילד file צוגעשטעלט מיט די פּלאַן files
    (SF2_CodeShadowing_DDR3_DF/Sample אַפּפּליקאַטיאָן בילדער/סample_image_DDR3.bin).
    באַמערקונג: צו דזשענערייט די אַפּלאַקיישאַן בילד בין file, זען "אַפּענדיקס: דזשענערייטינג עקסעקוטאַבלע בין File"אויף בלאַט 25.
  8. אויסקלייַבן די Hardware Boot Engine אָפּציע אין קאָד שאַדאָוינג מעטאַד.
  9. אויסקלייַבן די פּראָגראַם ספּי פלאַש אָפּציע פון ​​אָפּציעס מעניו.
  10. דריקט אָנהייב, ווי געוויזן אין פיגורע 15 צו מאַסע די עקסעקוטאַבלע בילד אין SPI בליץ.
    פיגורע 15 • סטאַרטינג די דעמאָ
    Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-16
  11. די סיריאַל קאַנסאָול אָפּטיילונג אויף די GUI ווייזט די דיבאַג אַרטיקלען און די סטאַטוס פון SPI בליץ שרייבן, ווי געוויזן אין פיגורע 16.
    פיגורע 16 • פלאַש לאָודינג
    Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-17
  12. נאָך פּראָגראַממינג די SPI בליץ הצלחה, טוישן די דיפּ באַשטימען SW5-1 צו OFF שטעלע. דער סעלעקציע מאכט צו שטיוול די Cortex-M3 פּראַסעסער פֿון DDR זכּרון.
  13. דרוק SW6 צו באַשטעטיק די SmartFusion2 מיטל. דער שטיוול מאָטאָר קאַפּיז די אַפּלאַקיישאַן בילד פֿון SPI בליץ צו די DDR זכּרון און ריליסיז באַשטעטיק צו Cortex-M3, וואָס שיך די אַפּלאַקיישאַן בילד פֿון DDR זכּרון. אויב די צוגעשטעלט בילד "sample_image_DDR3.bin" איז לאָודיד צו SPI בליץ, די סיריאַל קאַנסאָול ווייַזן די באַגריסונג אַרטיקלען, באַשטימען יבעררייַס (דריקן SW2 אָדער SW3) און טייַמער יבעררייַס אַרטיקלען ווי געוויזן אין פיגורע 17 און אַ פליסנדיק געפירט מוסטער איז געוויזן אויף LED1 צו LED8 אויף די SmartFusion2 Advanced אַנטוויקלונג קיט.
    פיגורע 17 • לויפן די ציל אַפּפּליקאַטיאָן בילד פון דדר3 זכּרון
    Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-18

מסקנא
דער דעמאָ ווייזט די פיייקייט פון SmartFusion2 SoC FPGA מיטל צו צובינד מיט DDR זכּרון און לויפן די עקסעקוטאַבלע בילד פֿון די DDR זכּרון דורך שאַדאָוינג קאָד פֿון SPI בליץ זכּרון מיטל. עס אויך ווייַזן צוויי מעטהאָדס פון ימפּלאַמענטיישאַן פון קאָד שאַדאָוינג אויף די SmartFusion2 מיטל.

אַפּפּענדיקס: DDR3 קאַנפיגיעריישאַנז

די פאלגענדע פיגיערז ווייַזן די DDR3 קאַנפיגיעריישאַן סעטטינגס.
פיגורע 18 • אַלגעמיינע דדר קאַנפיגיעריישאַן סעטטינגס

Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-19

פיגורע 19 • דדר זכּרון יניטיאַליזאַטיאָן סעטטינגס

Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-20

פיגורע 20 • דדר זכּרון טיימינג סעטטינגס

Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-21

אַפּפּענדיקס: דזשענערייטינג עקסעקוטאַבלע בין File

די עקסעקוטאַבלע באַן file איז פארלאנגט צו פּראָגראַם די SPI בליץ פֿאַר פליסנדיק די קאָד שאַדאָוינג דעמאָ. צו דזשענערייט די עקסעקוטאַבלע בין file פון "סample_image_DDR3 "ווייך קאַנסאָול, דורכפירן די פאלגענדע סטעפּס:

  1. בויען די סאָפט קאַנסאָול פּרויעקט מיט די לינקער שריפט פּראָדוקציע-execute-in-place-external DDR.
  2. לייג די סאָפט קאַנסאָול ינסטאַלירונג דרך, למשלample, C:\Microsemi\Libero_v11.7\SoftConsole\Sourcery-G++\bin, צו די 'Environment Variables' ווי געוויזן אין פיגורע 21.
    פיגורע 21 • אַדינג סאָפט קאַנסאָול ינסטאַללאַטיאָן פּאַט
    Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-22
  3. טאָפּל גיט די פּעקל file בין-File-Generator.bat ליגן בייַ:
    SoftConsole/CodeShadowing_MSS_CM3/Sample_image_DDR3 טעקע, ווי געוויזן אין פיגורע 22.
    פיגורע 22 • בין File גענעראַטאָר
    Microsemi-SmartFusion2-SoC-FPGA-Code-Shadowing-from-SPI-Flash-to-DDR-Memory-23
  4. די ביין-File-גענעראַטאָר קריייץ סample_image_DDR3.bin file.

רעוויזיע געשיכטע

די פאלגענדע טיש ווייזט וויכטיק ענדערונגען געמאכט אין דעם דאָקומענט פֿאַר יעדער רעוויזיע.

רעוויזיע ענדערונגען
רעוויזיע 7
(מערץ 2016)		 דערהייַנטיקט די דאָקומענט פֿאַר Libero SoC v11.7 ווייכווארג מעלדונג (SAR 77816).
רעוויזיע 6
(אקטאבער 2015)		 דערהייַנטיקט די דאָקומענט פֿאַר Libero SoC v11.6 ווייכווארג מעלדונג (SAR 72424).
רעוויזיע 5
(סעפטעמבער 2014)		 דערהייַנטיקט די דאָקומענט פֿאַר Libero SoC v11.4 ווייכווארג מעלדונג (SAR 60592).
רעוויזיע 4
(מאי 2014)		 דערהייַנטיקט דעם דאָקומענט פֿאַר Libero SoC 11.3 ווייכווארג מעלדונג (SAR 56851).
רעוויזיע 3
(דעצעמבער 2013)		 דערהייַנטיקט די דאָקומענט פֿאַר Libero SoC v11.2 ווייכווארג מעלדונג (SAR 53019).
רעוויזיע 2
(מאי 2013)		 דערהייַנטיקט די דאָקומענט פֿאַר Libero SoC v11.0 ווייכווארג מעלדונג (SAR 47552).
רעוויזיע 1
(מערץ 2013)		 דערהייַנטיקט די דאָקומענט פֿאַר Libero SoC v11.0 ביתא SP1 ווייכווארג מעלדונג (SAR 45068).

פּראָדוקט שטיצן

Microsemi SoC Products Group שטיצט זייַן פּראָדוקטן מיט פאַרשידן שטיצן באַדינונגס, אַרייַנגערעכנט קונה סערוויס, קונה טעכניש שטיצן צענטער, webפּלאַץ, עלעקטראָניש פּאָסט און ווערלדווייד פארקויפונג אָפאַסיז. דער אַפּפּענדיקס כּולל אינפֿאָרמאַציע וועגן קאָנטאַקט Microsemi SoC פּראָדוקטן גרופע און ניצן די שטיצן באַדינונגס.

קונה סערוויס
קאָנטאַקט קונה סערוויס פֿאַר ניט-טעכניש פּראָדוקט שטיצן, אַזאַ ווי פּראָדוקט פּרייסינג, פּראָדוקט אַפּגריידז, דערהייַנטיקן אינפֿאָרמאַציע, סדר סטאַטוס און דערלויבעניש.

  • פֿון צפון אַמעריקע, רופן 800.262.1060
  • פון די רעשט פון דער וועלט, רופן 650.318.4460
  • פאַקס, פֿון ערגעץ אין דער וועלט, 408.643.6913

קונה טעכניש שטיצן צענטער
Microsemi SoC פּראָדוקץ גרופע סטאַפּס זיין קונה טעכניש שטיצן צענטער מיט העכסט באָקע ענדזשאַנירז וואָס קענען העלפֿן ענטפֿערן דיין ייַזנוואַרג, ווייכווארג און פּלאַן פֿראגן וועגן Microsemi SoC פּראָדוקטן. דער קונה טעכניש שטיצן צענטער ספּענדז אַ פּלאַץ פון צייט צו שאַפֿן אַפּלאַקיישאַן הערות, ענטפֿערס צו פּראָסט פּלאַן ציקל פֿראגן, דאַקיומענטיישאַן פון באַוווסט ישוז און פאַרשידן FAQ. אַזוי, איידער איר קאָנטאַקט אונדז, ביטע באַזוכן אונדזער אָנליין רעסורסן. עס איז זייער מסתּמא אַז מיר האָבן שוין געענטפערט דיין פֿראגן.

טעכניש שטיצן

פֿאַר מיקראָסעמי סאָק פּראָדוקטן שטיצן, באַזוכן
http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.

Webפּלאַץ
איר קענען בלעטער אַ פאַרשיידנקייַט פון טעכניש און ניט-טעכניש אינפֿאָרמאַציע אויף די Microsemi SoC Products Group היים בלאַט, ביי http://www.microsemi.com/products/fpga-soc/fpga-and-soc.

קאָנטאַקט די קונה טעכניש שטיצן צענטער
העכסט באָקע ענדזשאַנירז שטעקן די טעכניש שטיצן צענטער. די טעכניש שטיצן צענטער קענען זיין קאָנטאַקטעד דורך E- בריוו אָדער דורך די Microsemi SoC פּראָדוקטן גרופע webפּלאַץ.

בליצפּאָסט
איר קענען יבערגעבן דיין טעכניש פֿראגן צו אונדזער E- בריוו אַדרעס און באַקומען ענטפֿערס צוריק דורך E- בריוו, פאַקס אָדער טעלעפאָן. אויך, אויב איר האָבן פּלאַן פּראָבלעמס, איר קענען E- בריוו דיין פּלאַן fileס צו באַקומען הילף. מיר קעסיידער מאָניטאָר די E- בריוו חשבון איבער דעם טאָג. ווען איר שיקן דיין בקשה צו אונדז, ביטע זיין זיכער צו אַרייַננעמען דיין פול נאָמען, פירמע נאָמען און דיין קאָנטאַקט אינפֿאָרמאַציע פֿאַר עפעקטיוו פּראַסעסינג פון דיין בקשה.
די טעכניש שטיצן בליצפּאָסט אַדרעס איז soc_tech@microsemi.com.

מייַן קאַסעס
קאַסטאַמערז פון Microsemi SoC פּראָדוקץ גרופע קענען פאָרלייגן און שפּור טעכניש קאַסעס אָנליין דורך גיין צו מייַן קאַסעס.

אַרויס די יו
קוסטאָמערס וואָס דאַרפֿן הילף אַרויס די יו. עס. צייט זאָנעס קענען אָדער קאָנטאַקט טעכניש שטיצן דורך E- בריוו (soc_tech@microsemi.com) אָדער קאָנטאַקט אַ היגע פארקויפונג אָפיס. באַזוכן וועגן אונדז פֿאַר פארקויפונג אָפיס ליסטינגס און פֿירמע קאָנטאַקטן.

ITAR טעכניש שטיצן
פֿאַר טעכניש שטיצן אויף RH און RT FPGAs וואָס זענען רעגיאַלייטאַד דורך ינטערנאַטיאָנאַל טראַפיק אין געווער רעגולאַטיאָנס (ITAR), קאָנטאַקט אונדז דורך soc_tech@microsemi.com. אַלטערנאַטיוועלי, אין מיין קאַסעס, סעלעקטירן יאָ אין די ITAR פאַל-אַראָפּ רשימה. פֿאַר אַ גאַנץ רשימה פון ITAR-רעגיאַלייטאַד מיקראָסעעמי פפּגאַ, באַזוכן די ITAR web בלאַט.

מיקראָסעמי קאָרפּאָראַטע הויפּטקוואַרטיר
איין ענטערפּרייז, Aliso Viejo,
CA 92656 USA
אין די USA: +1 (800)
713-4113 אַרויס די
USA: +1 949-380-6100
סאַלעס: +1 949-380-6136
פאַקס: +1 949-215-4996
E- בריוו: sales.support@microsemi.com
© 2016 מיקראָסעמי קאָרפּאָראַטיאָן.
אלע רעכטן רעזערווירט. מיקראָסעמי און די מיקראָסעמי לאָגאָ זענען טריידמאַרקס פון מיקראָסעמי קאָרפּאָראַטיאָן.
אַלע אנדערע טריידמאַרקס און דינסט מאַרקס זענען די פאַרמאָג פון זייער ריספּעקטיוו אָונערז.

מיקראָסעמי קאָרפּאָראַטיאָן (נאַסדאַק: MSCC) אָפפערס אַ פולשטענדיק פּאָרטפעל פון סעמיקאַנדאַקטער און סיסטעם סאַלושאַנז פֿאַר קאָמוניקאַציע, פאַרטיידיקונג און זיכערהייט, אַעראָספּאַסע און ינדאַסטרי מארקפלעצער. פּראָדוקטן אַרייַננעמען הויך-פאָרשטעלונג און ראַדיאַציע-פאַרגליווערט אַנאַלאָג געמישט סיגנאַל ינאַגרייטיד סערקאַץ, FPGAs, SoCs און ASICs; מאַכט פאַרוואַלטונג פּראָדוקטן; טיימינג און סינגקראַנאַזיישאַן דעוויסעס און גענוי צייט סאַלושאַנז, באַשטעטיקן די וועלט 'ס סטאַנדאַרט פֿאַר צייט; קול פּראַסעסינג דעוויסעס; רף סאַלושאַנז; דיסקרעטע קאַמפּאָונאַנץ; פאַרנעמונג סטאָרידזש און קאָמוניקאַציע סאַלושאַנז, זיכערהייט טעקנאַלאַדזשיז און סקאַלאַבלע אַנטי-הampער פּראָדוקטן; עטהערנעט סאַלושאַנז; מאַכט-איבער-עטהערנעט יקס און מידספּאַנס; ווי געזונט ווי מנהג פּלאַן קייפּאַבילאַטיז און באַדינונגס. מיקראָסעמי איז כעדקאָרטערד אין Aliso Viejo, קאַליפאָרניאַ, און האט בעערעך 4,800 עמפּלוייז גלאָובאַלי. לערן מער בייַ www.microsemi.com.

מיקראָסעמי מאכט קיין וואָראַנטי, פאַרטרעטונג אָדער גאַראַנטירן וועגן די אינפֿאָרמאַציע קאַנטיינד אין דעם אָדער די פּאַסיקקייט פון זייַן פּראָדוקטן און באַדינונגס פֿאַר קיין באַזונדער ציל, און מייקראָסעמי טוט נישט נעמען קיין אַכרייַעס פון די אַפּלאַקיישאַן אָדער נוצן פון קיין פּראָדוקט אָדער קרייַז. די פּראָדוקטן סאָלד דאָ און קיין אנדערע פּראָדוקטן סאָלד דורך מיקראָסעמי זענען אונטערטעניק צו לימיטעד טעסטינג און זאָל ניט זיין געוויינט אין קאַנדזשאַנגקשאַן מיט מיסיע-קריטיש ויסריכט אָדער אַפּלאַקיישאַנז. קיין פאָרשטעלונג ספּעסאַפאַקיישאַנז זענען געמיינט צו זיין פאַרלאָזלעך אָבער זענען נישט וועראַפייד, און קוינע מוזן דורכפירן און פאַרענדיקן אַלע פאָרשטעלונג און אנדערע טעסטינג פון די פּראָדוקטן, אַליין און צוזאַמען מיט, אָדער אינסטאַלירן אין, קיין סוף פּראָדוקטן. קוינע וועט נישט פאַרלאָזנ אויף קיין דאַטן און פאָרשטעלונג ספּעסאַפאַקיישאַנז אָדער פּאַראַמעטערס צוגעשטעלט דורך Microsemi. עס איז די פֿאַראַנטוואָרטלעכקייט פון די קוינע צו ינדיפּענדאַנטלי באַשטימען די פּאַסיקקייט פון קיין פּראָדוקטן און צו פּרובירן און באַשטעטיקן די זעלבע. די אינפֿאָרמאַציע צוגעשטעלט דורך מיקראָסעמי דערנאָכדעם איז צוגעשטעלט "ווי איז, ווו איז" און מיט אַלע חסרונות, און די גאנצע ריזיקירן פֿאַרבונדן מיט אַזאַ אינפֿאָרמאַציע איז לעגאַמרע מיט די קוינע. מיקראָסעמי גיט ניט, בפירוש אָדער ימפּליסאַטלי, צו קיין פּאַרטיי קיין פּאַטענט רעכט, לייסאַנסיז אָדער קיין אנדערע IP רעכט, צי מיט אַכטונג צו אַזאַ אינפֿאָרמאַציע זיך אָדער עפּעס דיסקרייבד דורך אַזאַ אינפֿאָרמאַציע. אינפֿאָרמאַציע צוגעשטעלט אין דעם דאָקומענט איז פּראַפּרייאַטערי צו מיקראָסעמי, און מיקראָסעמי ריזערווז די רעכט צו מאַכן קיין ענדערונגען צו די אינפֿאָרמאַציע אין דעם דאָקומענט אָדער צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן.

דאָקומענטן / רעסאָורסעס

Microsemi SmartFusion2 SoC FPGA קאָד שאַדאָוינג פון ספּי פלאַש צו דדר זכּרון [pdf] באַזיצער'ס מאַנואַל
SmartFusion2 SoC FPGA קאָד שאַדאָוינג פון SPI פלאַש צו DDR זכּרון, SmartFusion2 SoC, FPGA קאָד שאַדאָוינג פון SPI פלאַש צו DDR זכּרון, פלאַש צו DDR זכּרון

רעפערענצן

Related Posts

לאָזן אַ באַמערקונג

דיין בליצפּאָסט אַדרעס וועט נישט זיין ארויס. פארלאנגט פעלדער זענען אנגעצייכנט *