Зацяненне кода Microsemi SmartFusion2 SoC FPGA з флэш-памяці SPI на памяць DDR

Прадмова

Прызначэнне
Гэта дэманстрацыя прызначана для прылад SmartFusion®2 з праграмаванай сістэмнай лінейкай (FPGA). Ён змяшчае інструкцыі па выкарыстанні адпаведнага эталоннага дызайну.

Мэтавая аўдыторыя
Гэта дэманстрацыйнае кіраўніцтва прызначана для:

• Канструктары FPGA
• Ўбудаваныя канструктары
• Канструктары сістэмнага ўзроўню

Спасылкі
Глядзіце наступнае web старонка для поўнага і актуальнага спісу дакументацыі па прыладзе SmartFusion2:
http://www.microsemi.com/products/fpga-soc/soc-fpga/smartfusion2#documentation

У гэтым дэманстрацыйным кіраўніцтве спасылаюцца на наступныя дакументы.

• UG0331: Кіраўніцтва карыстальніка падсістэмы мікракантролера SmartFusion2
• Кіраўніцтва карыстальніка SmartFusion2 System Builder

SmartFusion2 SoC FPGA – зацяненне кода з флэш-памяці SPI на памяць DDR

Уводзіны

Гэты дэманстрацыйны дызайн паказвае магчымасці прылады SmartFusion2 SoC FPGA для пераўтварэння кода ад прылады флэш-памяці паслядоўнага перыферыйнага інтэрфейсу (SPI) да сінхроннай дынамічнай памяці з адвольным доступам (SDRAM) з падвойнай хуткасцю перадачы дадзеных (DDR) і выканання кода з DDR SDRAM.
На малюнку 1 паказана блок-схема верхняга ўзроўню для зацянення кода ад флэш-прылады SPI да памяці DDR.

Малюнак 1 • Блок-схема верхняга ўзроўню

Зацяненне кода - гэта метад загрузкі, які выкарыстоўваецца для запуску выявы з вонкавай, больш хуткай і энерганезалежнай памяці (DRAM). Гэта працэс капіравання кода з энерганезалежнай памяці ў энерганезалежную для выканання.

Зацяненне кода патрабуецца, калі энерганезалежная памяць, звязаная з працэсарам, не падтрымлівае адвольны доступ да кода для выканання на месцы, або калі недастаткова энерганезалежнай памяці адвольнага доступу. У крытычна важных для прадукцыйнасці прыкладаннях хуткасць выканання можа быць палепшана зацяненнем кода, дзе код капіюецца ў аператыўную памяць з больш высокай прапускной здольнасцю для больш хуткага выканання.

Памяць з адной хуткасцю перадачы дадзеных (SDR)/DDR SDRAM выкарыстоўваецца ў праграмах, якія маюць вялікі выканальны вобраз праграмы і патрабуюць больш высокай прадукцыйнасці. Як правіла, вялікія выкананыя выявы захоўваюцца ў энерганезалежнай памяці, такой як флэш-памяць NAND або флэш-памяць SPI, і капіююцца ў энерганезалежную памяць, такую ​​як памяць SDR/DDR SDRAM, пры ўключэнні для выканання.

Прылады SmartFusion2 SoC FPGA аб'ядноўваюць FPGA-сетку чацвёртага пакалення на аснове флэш-памяці, працэсар ARM® Cortex®-M3 і высокапрадукцыйныя інтэрфейсы сувязі на адным чыпе. Высокахуткасныя кантролеры памяці ў прыладах SmartFusion2 SoC FPGA выкарыстоўваюцца для ўзаемадзеяння з вонкавай памяццю DDR2/DDR3/LPDDR. Памяць DDR2/DDR3 можа працаваць на максімальнай хуткасці 333 Мгц. Працэсар Cortex-M3 можа непасрэдна запускаць інструкцыі з вонкавай памяці DDR праз падсістэму мікракантролера (MSS) DDR (MDDR). Кантролер кэша FPGA і мост MSS DDR апрацоўваюць паток даных для лепшай прадукцыйнасці.

Дызайн Патрабаванні
Табліца 1 паказвае патрабаванні да дызайну для гэтай дэманстрацыі.

Табліца 1 • Патрабаванні да праектавання

Патрабаванні да праектавання	Апісанне
Патрабаванні да абсталявання
Пашыраны камплект распрацоўкі SmartFusion2: • адаптар 12 В • FlashPro5 • Кабель USB A да Mini – B	Rev A або больш позняя версія
Настольны або ноўтбук	Аперацыйная сістэма Windows XP SP2 – 32-біт/64-біт Аперацыйная сістэма Windows 7 – 32-біт/64-біт
Патрабаванні да праграмнага забеспячэння
Сістэма на чыпе (SoC) Libero®	v11.7
Праграма для праграмавання flashpro	v11.7
SoftConsole	v3.4 SP1*
Драйверы пк	Драйверы USB для UART
Кліент Microsoft .NET Framework 4 для запуску дэманстрацыйнага графічнага інтэрфейсу	_
Заўвага: *Для гэтага падручніка выкарыстоўваецца SoftConsole v3.4 SP1. Аб выкарыстанні SoftConsole v4.0 гл TU0546: SoftConsole Падручнік v4.0 і Libero SoC v11.7.

Дэманстрацыйны дызайн
Уводзіны
Дэманстрацыйны дызайн files даступныя для загрузкі па наступным шляху ў Micro semi webсайт:
http://soc.microsemi.com/download/rsc/?f=m2s_dg0386_liberov11p7_df

Дэманстрацыйны дызайн files ўключаюць у сябе:

• Праект Libero SoC
• Праграмаванне STAPL files
• Выкананы файл GUI
• Sampвыявы прыкладанняў
• Скрыпты лінкераў
• Канфігурацыя DDR files
• Readme.txt file

Глядзіце readme.txt file прадугледжаны ў канструкцыі files для поўнай структуры каталогаў.

Апісанне
Гэты дэма-дызайн рэалізуе тэхніку зацянення кода для загрузкі выявы прыкладання з памяці DDR. Гэтая канструкцыя таксама забяспечвае хост-інтэрфейс праз шматрэжымны ўніверсальны асінхронны/сінхронны прыёмнік/перадатчык SmartFusion2 SoC FPGA (MMUART) для загрузкі выкананага вобраза мэтавага прыкладання ва ўспышку SPI, падлучаную да інтэрфейсу MSS SPI0.
Зацяненне кода рэалізавана наступнымі двума метадамі:

1. Мульты-сtagметад працэсу загрузкі з выкарыстаннем працэсара Cortex-M3
2. Метад апаратнай загрузкі рухавіка з выкарыстаннем FPGA

Мульты-Stage Метад працэсу загрузкі
Вобраз прыкладання запускаецца з вонкавай памяці DDR у наступныя дзве загрузкіtages:

• Працэсар Cortex-M3 загружае праграмны загрузчык з убудаванай энерганезалежнай памяці (eNVM), якая выконвае перадачу выявы кода з флэш-прылады SPI у памяць DDR.
• Працэсар Cortex-M3 загружае вобраз прыкладання з памяці DDR.

Гэтая канструкцыя рэалізуе праграму загрузніка для загрузкі выкананага вобраза мэтавага прыкладання з флэш-прылады SPI у памяць DDR для выканання. Праграма загрузніка, якая працуе з eNVM, пераходзіць да мэтавага прыкладання, якое захоўваецца ў памяці DDR, пасля таго, як вобраз мэтавага прыкладання будзе скапіяваны ў памяць DDR.
Малюнак 2 паказвае падрабязную блок-схему дэманстрацыйнага дызайну.

Малюнак 2 • Зацяненне кода – Multi StagДэманстрацыйная блок-схема працэсу загрузкі

MDDR настроены на працу DDR3 на частаце 320 МГц. “Дадатак: Канфігурацыі DDR3” на старонцы 22 паказвае параметры канфігурацыі DDR3. DDR наладжваецца перад выкананнем асноўнага кода прыкладання.

Загрузнік
Загрузнік выконвае наступныя аперацыі:

1. Капіраванне выявы мэтавага прыкладання з флэш-памяці SPI у памяць DDR.
2. Пераназначэнне пачатковага адраса памяці DDR з 0xA0000000 на 0x00000000 шляхам канфігурацыі сістэмнага рэестра DDR_CR.
3. Ініцыялізацыя паказальніка стэка працэсара Cortex-M3 у адпаведнасці з мэтавым прылажэннем. Першае размяшчэнне вектарнай табліцы мэтавага прыкладання змяшчае значэнне паказальніка стэка. Вектарная табліца мэтавага прыкладання даступная, пачынаючы з адраса 0x00000000.
4. Загрузка лічыльніка праграм (ПК) для скіду апрацоўшчыка мэтавага прыкладання для запуску выявы мэтавага прыкладання з памяці DDR. Апрацоўшчык скіду мэтавага прыкладання даступны ў вектарнай табліцы па адрасе 0x00000004.
   На малюнку 3 паказаны дэма-дызайн.
   Малюнак 3 • Паток праектавання для Multi-Stage Метад працэсу загрузкі
   

Метад апаратнай загрузкі рухавіка
У гэтым метадзе Cortex-M3 непасрэдна загружае вобраз мэтавай праграмы з вонкавай памяці DDR. Механізм апаратнай загрузкі капіюе вобраз прыкладання з флэш-прылады SPI у памяць DDR перад тым, як вызваліць скід працэсара Cortex-M3. Пасля вызвалення скіду працэсар Cortex-M3 загружаецца непасрэдна з памяці DDR. Гэты метад патрабуе менш часу загрузкі, чым некалькіtagэлектронны працэс загрузкі, паколькі ён дазваляе пазбегнуць некалькіх загрузакtages і капіюе вобраз прыкладання ў памяць DDR за меншы час.

Гэты дэманстрацыйны дызайн рэалізуе логіку механізма загрузкі ў FPGA, каб скапіяваць выкананы вобраз мэтавай праграмы з флэш-памяці SPI у памяць DDR для выканання. Гэтая канструкцыя таксама рэалізуе флэш-загрузчык SPI, які можа быць выкананы працэсарам Cortex-M3 для загрузкі выкананага вобраза мэтавай праграмы ў флэш-прыладу SPI з дапамогай прадастаўленага хост-інтэрфейсу праз SmartFusion2 SoC FPGA MMUART_0. DIP-пераключальнік1 на камплекце Advanced Development Kit SmartFusion2 можна выкарыстоўваць, каб выбраць, ці трэба праграмаваць флэш-прыладу SPI або выконваць код з памяці DDR.

Калі выканальнае мэтавае прыкладанне даступна на флэш-прыладзе SPI, пры ўключэнні прылады запускаецца зацяненне кода з флэш-прылады SPI у памяць DDR. Механізм загрузкі ініцыялізуе MDDR, капіюе выяву з флэш-прылады SPI у памяць DDR і пераназначае прастору памяці DDR на 0x00000000, захоўваючы працэсар Cortex-M3 у стане скіду. Пасля таго як загрузны механізм вызваляе скід Cortex-M3, Cortex-M3 выконвае мэтавае прыкладанне з памяці DDR.

FIC_0 сканфігураваны ў падпарадкаваным рэжыме для доступу да MSS SPI_0 з майстра AHB FPGA. Інтэрфейс MDDR AXI (DDR_FIC) уключаны для доступу да памяці DDR з майстра AXI FPGA.

Малюнак 4 паказвае падрабязную блок-схему дэманстрацыйнага дызайну.
Малюнак 4 • Зацяненне кода – дэманстрацыйная блок-схема механізма загрузкі абсталявання

Загрузны механізм
Гэта асноўная частка дэманстрацыі зацянення кода, якая капіруе вобраз прыкладання з флэш-прылады SPI у памяць DDR. Механізм загрузкі выконвае наступныя аперацыі:

1. Ініцыялізацыя MDDR для доступу да DDR3 на частаце 320 Мгц шляхам захавання працэсара Cortex-M3 у скіданым стане.
2. Капіраванне выявы мэтавага прыкладання з прылады флэш-памяці SPI у памяць DDR з выкарыстаннем майстра AXI у структуры FPGA праз інтэрфейс MDDR AXI.
3. Пераназначэнне пачатковага адраса памяці DDR з 0xA0000000 на 0x00000000 шляхам запісу ў сістэмны рэгістр DDR_CR.
4. Выпуск скіду да працэсара Cortex-M3 для загрузкі з памяці DDR.

Малюнак 5 паказвае працэс дэманстрацыйнага дызайну.
Малюнак 5 • Блок-схема верхняга ўзроўню

Малюнак 6 • Паток праектавання для метаду апаратнай загрузкі

Стварэнне выявы мэтавага прыкладання для памяці DDR
Для запуску дэманстрацыі патрабуецца выява, якую можна выканаць з памяці DDR. Выкарыстоўвайце апісанне кампаноўшчыка «production-execute-in-place-externalDDR.ld». file што ўваходзіць у дызайн files для стварэння выявы прыкладання. Апісанне лінкера file вызначае пачатковы адрас памяці DDR як 0x00000000, паколькі загрузчык/загрузчык выконвае перапрызначэнне памяці DDR з 0xA0000000 на 0x00000000. Скрыпт кампаноўшчыка стварае вобраз прыкладання з інструкцыямі, дадзенымі і раздзеламі BSS у памяці, пачатковы адрас якога 0x00000000. Просты святлодыёд (святлодыёд), які міргае, выява прыкладання для стварэння перапыненняў на аснове таймера і пераключальніка file прадастаўляецца для гэтай дэманстрацыі.

SPI Flash Loader
Флэш-загрузчык SPI рэалізаваны для загрузкі ўбудаванай флэш-памяці SPI з выкананым вобразам мэтавага прыкладання з галоўнага ПК праз інтэрфейс MMUART_0. Працэсар Cortex-M3 стварае буфер для даных, якія паступаюць праз інтэрфейс MMUART_0, і ініцыюе перыферыйны DMA (PDMA) для запісу буферызаваных даных у флэш-памяць SPI праз MSS_SPI0.

Запуск дэма-версіі
Дэманстрацыя паказвае, як загрузіць вобраз прыкладання ў флэш-памяць SPI і выканаць гэты вобраз прыкладання з вонкавай памяці DDR. Гэта забяспечвае эксampмалюнак прыкладання “sample_image_DDR3.bin”. На гэтым малюнку паказаны прывітальныя паведамленні і паведамленне аб перапыненні таймера на паслядоўнай кансолі, а таксама міргае святлодыёд ад 1 да святлодыёда 8 на наборы Advanced Development Kit SmartFusion2. Каб убачыць паведамленні аб перапыненні GPIO на паслядоўнай кансолі, націсніце перамыкач SW2 або SW3.

Настройка дэманстрацыйнага дызайну
Наступныя крокі апісваюць, як наладзіць дэманстрацыю для платы SmartFusion2 Advanced Development Kit:

1. Падключыце галоўны ПК да раздыма J33 з дапамогай кабеля USB A - mini-B. Драйверы моста USB-UART вызначаюцца аўтаматычна. Праверце, ці зроблена выяўленне ў дыспетчары прылад, як паказана на малюнку 7.
2. Калі драйверы USB не вызначаюцца аўтаматычна, усталюйце драйвер USB.
3. Для сувязі праз паслядоўны тэрмінал праз кабель FTDI mini USB усталюйце драйвер FTDI D2XX. Спампуйце драйверы і кіраўніцтва па ўсталёўцы з:
   http://www.microsemi.com/soc/documents/CDM_2.08.24_WHQL_Certified.zip.
   Малюнак 7 • Драйверы моста USB да UART
   
4. Падключыце перамычкі на плаце SmartFusion2 Advanced Development Kit, як паказана ў табліцы 2.
   Увага: Выключыце выключальнік сілкавання SW7 падчас падлучэння перамычак.
   Табліца 2 • Налады перамычак SmartFusion2 Advanced Development Kit

   Скакун	Замацаваць (ад)	Прымацаваць (да)	Каментарыі
   J116, J353, J354, J54	1	2	Гэта налады перамычак па змаўчанні платы Advanced Development Kit. Пераканайцеся, што гэтыя перамычкі ўстаноўлены адпаведным чынам.
   J123	2	3
   J124, J121, J32	1	2	JTAG праграмаванне праз FTDI
   J118, J119	1	2	Праграмаванне SPI Flash

5. У камплекце SmartFusion2 Advanced Development Kit падключыце блок харчавання да раздыма J42.
   Малюнак 8. паказвае наладкі платы для запуску дэманстрацыйнага шэдэўравання кода з флэш-памяці SPI на DDR3 на наборы Advanced Development Kit SmartFusion2.
   Малюнак 8 • Наладка Advanced Development Kit SmartFusion2
   

Дэманстрацыйны графічны інтэрфейс SPI Flash Loader і Code Shadowing
Графічны інтэрфейс патрабуецца для запуску дэма-версіі зацянення кода. Дэманстрацыйны графічны інтэрфейс SPI Flash Loader і Code Shadowing - гэта просты графічны карыстальніцкі інтэрфейс, які працуе на галоўным ПК для праграмавання SPI Flash і запускае дэма-версію кода Shadowing на SmartFusion2 Advanced Development Kit. UART - гэта пратакол сувязі паміж галоўным ПК і камплектам распрацоўкі SmartFusion2 Advanced Development Kit. Ён таксама змяшчае раздзел паслядоўнай кансолі для друку паведамленняў аб адладцы, атрыманых ад прыкладання праз інтэрфейс UART.
Малюнак 9 паказвае дэманстрацыйнае акно SPI Flash Loader і Code Shadowing.
Малюнак 9 • Дэманстрацыйнае акно SPI Flash Loader і Code Shadowing

Графічны інтэрфейс падтрымлівае наступныя функцыі:

• Праграма SPI Flash: праграмуе выяву file ва ўспышку SPI.
• Зацяненне праграмы і кода з флэш-памяці SPI на DDR: праграмуе малюнак file у флэш-памяць SPI, капіюе яе ў памяць DDR і загружае вобраз з памяці DDR.
• Зацяненне праграмы і кода ад SPI Flash да SDR: праграмаванне выявы file у флэш-памяць SPI, капіюе яе ў памяць SDR і загружае вобраз з памяці SDR.
• Зацяненне кода ў DDR: капіюе існуючы вобраз file з флэшкі SPI на памяць DDR і загружае вобраз з памяці DDR.
• Зацяненне кода ў SDR: капіюе існуючую выяву file з флэшкі SPI на памяць SDR і загружае вобраз з памяці SDR. Націсніце "Даведка", каб атрымаць дадатковую інфармацыю аб графічным інтэрфейсе.

Запуск дэманстрацыйнага дызайну для Multi-Stage Метад працэсу загрузкі
Наступныя крокі апісваюць, як запусціць дэма-дызайн для некалькіхtagметад працэсу электроннай загрузкі:

1. Уключыце выключальнік сілкавання SW7.
2. Запраграмуйце прыладу SmarFusion2 SoC FPGA з дапамогай праграмавання file прадугледжаны ў канструкцыі files (SF2_CodeShadowing_DDR3_DF\Праграмаванне Files\MultiStageBoot_meothod\CodeShadowing_top.stp з выкарыстаннем праграмнага забеспячэння для дызайну FlashPro).
3. Запусціце выканальны файл SPI Flash Loader і Code Shadowing Demo GUI file даступны ў канструкцыі files (SF2_CodeShadowing_DDR3_DF\GUI Executable\SF2_FlashLoader.exe).
4. Выберыце адпаведны COM-порт (на які накіраваны паслядоўныя драйверы USB) з выпадальнага спісу COM-порт.
5. Націсніце Connect. Пасля ўстанаўлення злучэння Connect змяняецца на Disconnect.
6. Націсніце "Агляд", каб выбраць прыкладampмэтавы выканальны вобраз file забяспечаны дызайнам files
   (SF2_CodeShadowing_DDR3_DF/Sample Application Images/sample_image_DDR3.bin).
   Заўвага: Для стварэння выявы прыкладання bin file, глядзіце «Дадатак: Стварэнне выкананага Bin File» на старонцы 25.
7. Захоўвайце пачатковы адрас флэш-памяці SPI па змаўчанні 0x00000000.
8. Абярыце опцыю "Зацяненне праграмы і кода ад SPI Flash да DDR".
9. Націсніце «Пуск», як паказана на малюнку 10, каб загрузіць выкананы вобраз у флэш-памяць SPI і заценіць код з памяці DDR.
   Малюнак 10 • Запуск дэма
   
10. Калі прылада SmartFusion2 SoC FPGA запраграмавана з дапамогай STAPL file у якім MDDR не сканфігураваны для памяці DDR, ён паказвае паведамленне пра памылку, як паказана на малюнку 11.
    Малюнак 11 • Паведамленне аб няправільнай прыладзе або опцыі
    
11. Раздзел паслядоўнай кансолі ў графічным інтэрфейсе паказвае паведамленні адладкі і пачынае праграмаванне флэш-памяці SPI пасля паспяховага выдалення флэш-памяці SPI. Малюнак 12 паказвае стан запісу флэш-памяці SPI
    Малюнак 12 • Загрузка флэш-памяці
    
12. Пасля паспяховага праграмавання флэш-памяці SPI загрузнік, які працуе на FPGA SoC SmartFusion2, капіюе вобраз прыкладання з флэш-памяці SPI у памяць DDR і загружае вобраз прыкладання. Калі прадстаўленая выява sample_image_DDR3.bin абраны, паслядоўная кансоль паказвае прывітальныя паведамленні, паведамленні аб перапыненні камутатара і перапыненні таймера, як паказана на малюнку 13 на старонцы 18 і малюнку 14 на старонцы 18. Узор дзеючага святлодыёда адлюстроўваецца на святлодыёдах LED1 да LED8 на SmartFusion2 Advanced Development Камплект.
13. Націсніце пераключальнікі SW2 і SW3, каб убачыць паведамленні аб перапыненні на паслядоўнай кансолі.
    Малюнак 13 • Запуск выявы мэтавага прыкладання з памяці DDR3
    Малюнак 14 • Паведамленні таймера і перапынення ў паслядоўнай кансолі
    

Запуск дызайну метаду апаратнай загрузкі
Наступныя крокі апісваюць, як запусціць дызайн метаду апаратнай загрузкі:

1. Уключыце выключальнік сілкавання SW7.
2. Запраграмуйце прыладу SmarFusion2 SoC FPGA з дапамогай праграмавання file прадугледжаны ў канструкцыі files (SF2_CodeShadowing_DDR3_DF\Праграмаванне
   Files\HWBootEngine_method\CodeShadowing_Fabric.stp з выкарыстаннем праграмнага забеспячэння для дызайну FlashPro).
3. Каб запраграмаваць успышку SPI, перавядзіце DIP-пераключальнік SW5-1 у становішча ON. Гэты выбар дазваляе загрузіць Cortex-M3 з eNVM. Націсніце SW6, каб скінуць налады прылады SmartFusion2.
4. Запусціце выканальны файл SPI Flash Loader і Code Shadowing Demo GUI file даступны ў канструкцыі files (SF2_CodeShadowing_DDR3_DF\GUI Executable\SF2_FlashLoader.exe).
5. Выберыце адпаведны COM-порт (на які накіраваны паслядоўныя драйверы USB) з выпадальнага спісу COM-порт.
6. Націсніце Connect. Пасля ўстанаўлення злучэння Connect змяняецца на Disconnect.
7. Націсніце "Агляд", каб выбраць прыкладampмэтавы выканальны вобраз file забяспечаны дызайнам files
   (SF2_CodeShadowing_DDR3_DF/Sample Application Images/sample_image_DDR3.bin).
   Заўвага: Для стварэння выявы прыкладання bin file, глядзіце «Дадатак: Стварэнне выкананага Bin File» на старонцы 25.
8. Выберыце опцыю Hardware Boot Engine у ​​Code Shadowing Method.
9. Абярыце опцыю Program SPI Flash у меню Options.
10. Націсніце «Пуск», як паказана на малюнку 15, каб загрузіць выкананы вобраз у флэш-памяць SPI.
    Малюнак 15 • Запуск дэма
    
11. У раздзеле паслядоўнай кансолі ў графічным інтэрфейсе паказаны паведамленні аб адладцы і стан запісу флэш-памяці SPI, як паказана на малюнку 16.
    Малюнак 16 • Загрузка флэш-памяці
    
12. Пасля паспяховага праграмавання ўспышкі SPI пераключыце DIP-пераключальнік SW5-1 у становішча OFF. Гэты выбар дазваляе загрузіць працэсар Cortex-M3 з памяці DDR.
13. Націсніце SW6, каб скінуць налады прылады SmartFusion2. Механізм загрузкі капіюе вобраз прыкладання з флэш-памяці SPI ў памяць DDR і вызваляе скід у Cortex-M3, які загружае вобраз прыкладання з памяці DDR. Калі прадстаўленая выява «sample_image_DDR3.bin” загружаецца ў флэш-памяць SPI, паслядоўная кансоль паказвае прывітальныя паведамленні, перапыненне пераключэння (націсніце SW2 або SW3) і паведамленні аб перапыненні таймера, як паказана на малюнку 17, і шаблон запушчанага святлодыёда адлюстроўваецца на LED1 да LED8 на SmartFusion2 Advanced Камплект распрацоўкі.
    Малюнак 17 • Запуск выявы мэтавага прыкладання з памяці DDR3
    

Заключэнне
Гэта дэманстрацыя паказвае магчымасць прылады SmartFusion2 SoC FPGA для ўзаемадзеяння з памяццю DDR і запуску выканальнага вобраза з памяці DDR шляхам зацянення кода з прылады флэш-памяці SPI. Тут таксама паказаны два метады рэалізацыі зацянення кода на прыладзе SmartFusion2.

Дадатак: Канфігурацыі DDR3

На наступных малюнках паказаны параметры канфігурацыі DDR3.
Малюнак 18 • Агульныя параметры канфігурацыі DDR

Малюнак 19 • Налады ініцыялізацыі памяці DDR

Малюнак 20 • Налады часу памяці DDR

Дадатак: Стварэнне выкананага файла File

Бін для выканання file патрабуецца для праграмавання флэш-памяці SPI для запуску дэма-версіі зацянення кода. Каб згенераваць выкананы bin file ад «сample_image_DDR3” Soft Console, выканайце наступныя дзеянні:

1. Стварыце праект Soft Console са скрыптам кампаноўшчыка production-execute-in-place-external DDR.
2. Дадайце шлях усталявання Soft Console, напрыкладample, C:\Microsemi\Libero_v11.7\SoftConsole\Sourcery-G++\bin, у «Зменныя асяроддзя», як паказана на малюнку 21.
   Малюнак 21 • Даданне шляху ўстаноўкі праграмнай кансолі
   
3. Двойчы пстрыкніце партыю file Бін-File-Generator.bat знаходзіцца па адрасе:
   SoftConsole/CodeShadowing_MSS_CM3/Sampтэчка le_image_DDR3, як паказана на малюнку 22.
   Малюнак 22 • Бункер File Генератар
   
4. Бін-File-Генератар стварае sample_image_DDR3.bin file.

Гісторыя версій

У наступнай табліцы паказаны важныя змены, зробленыя ў гэтым дакуменце для кожнай рэдакцыі.

Рэвізія	Змены
Версія 7 (сакавік 2016)	Абноўлены дакумент для версіі праграмнага забеспячэння Libero SoC v11.7 (SAR 77816).
Версія 6 (кастрычнік 2015)	Абноўлены дакумент для версіі праграмнага забеспячэння Libero SoC v11.6 (SAR 72424).
Версія 5 (верасень 2014)	Абноўлены дакумент для версіі праграмнага забеспячэння Libero SoC v11.4 (SAR 60592).
Версія 4 (травень 2014)	Абноўлены дакумент для выпуску праграмнага забеспячэння Libero SoC 11.3 (SAR 56851).
Версія 3 (снежань 2013)	Абноўлены дакумент для версіі праграмнага забеспячэння Libero SoC v11.2 (SAR 53019).
Версія 2 (травень 2013)	Абноўлены дакумент для версіі праграмнага забеспячэння Libero SoC v11.0 (SAR 47552).
Версія 1 (сакавік 2013)	Абноўлены дакумент для выпуску праграмнага забеспячэння Libero SoC v11.0 beta SP1 (SAR 45068).

Падтрымка прадукту

Microsemi SoC Products Group падтрымлівае сваю прадукцыю рознымі службамі падтрымкі, уключаючы службу падтрымкі кліентаў, цэнтр тэхнічнай падтрымкі кліентаў, webсайт, электронная пошта і офісы продажаў па ўсім свеце. Гэта дадатак утрымлівае інфармацыю аб тым, як звязацца з Microsemi SoC Products Group і выкарыстоўваць гэтыя службы падтрымкі.

Абслугоўванне кліентаў
Звярніцеся ў службу падтрымкі для атрымання нетэхнічнай падтрымкі прадукту, напрыклад, цэнаўтварэння прадукту, абнаўлення прадукту, абнаўлення інфармацыі, статусу заказу і аўтарызацыі.

• З Паўночнай Амерыкі тэлефануйце па нумары 800.262.1060
• З астатняга свету тэлефануйце па нумары 650.318.4460
• Факс, з любой кропкі свету, 408.643.6913

Цэнтр тэхнічнай падтрымкі кліентаў
Microsemi SoC Products Group укамплектоўвае свой Цэнтр тэхнічнай падтрымкі кліентаў высокакваліфікаванымі інжынерамі, якія могуць дапамагчы адказаць на вашыя апаратныя, праграмныя і дызайнерскія пытанні аб прадуктах Microsemi SoC. Цэнтр тэхнічнай падтрымкі кліентаў марнуе шмат часу на стварэнне нататак па прылажэнні, адказаў на агульныя пытанні цыкла праектавання, дакументацыі вядомых праблем і розных часта задаваемых пытанняў. Такім чынам, перш чым звязацца з намі, наведайце нашы інтэрнэт-рэсурсы. Вельмі верагодна, што мы ўжо адказалі на вашы пытанні.

Тэхнічная падтрымка

Для падтрымкі прадуктаў Microsemi SoC наведайце
http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.

Webсайт
Вы можаце праглядаць разнастайную тэхнічную і нетэхнічную інфармацыю на галоўнай старонцы Microsemi SoC Products Group па адрасе http://www.microsemi.com/products/fpga-soc/fpga-and-soc.

Зварот у Цэнтр тэхнічнай падтрымкі кліентаў
У Цэнтры тэхнічнай падтрымкі працуюць высокакваліфікаваныя інжынеры. З Цэнтрам тэхнічнай падтрымкі можна звязацца па электроннай пошце або праз Microsemi SoC Products Group webсайт.

Электронная пошта
Вы можаце задаць свае тэхнічныя пытанні на наш адрас электроннай пошты і атрымаць адказы па электроннай пошце, факсу або тэлефоне. Акрамя таго, калі ў вас ёсць праблемы з дызайнам, вы можаце адправіць свой дызайн па электроннай пошце files атрымаць дапамогу. Мы пастаянна кантралюем уліковы запіс электроннай пошты на працягу дня. Адпраўляючы нам свой запыт, не забудзьцеся ўказаць сваё поўнае імя, назву кампаніі і кантактную інфармацыю для эфектыўнай апрацоўкі вашага запыту.
Адрас электроннай пошты тэхнічнай падтрымкі soc_tech@microsemi.com.

Мае справы
Кліенты Microsemi SoC Products Group могуць адпраўляць і адсочваць тэхнічныя справы ў Інтэрнэце, перайшоўшы ў Мае справы.

За межамі ЗША
Кліенты, якім патрэбна дапамога за межамі гадзінных паясоў ЗША, могуць звязацца са службай тэхнічнай падтрымкі па электроннай пошце (soc_tech@microsemi.com) або звярніцеся ў мясцовы офіс продажаў. Наведайце старонку «Аб нас», каб даведацца пра офісы продажаў і карпаратыўныя кантакты.

Тэхнічная падтрымка ITAR
Для атрымання тэхнічнай падтрымкі па RH і RT FPGA, якія рэгулююцца Правіламі міжнароднага гандлю зброяй (ITAR), звяжыцеся з намі праз soc_tech@microsemi.com. Акрамя таго, у раздзеле "Мае справы" выберыце "Так" у выпадальным спісе ITAR. Каб атрымаць поўны спіс рэгулюемых ITAR FPGA Microsemi, наведайце ITAR web старонка.

Карпаратыўны штаб-кватэра Microsemi
One Enterprise, Аліса Вьехо,
CA 92656 ЗША
У межах ЗША: +1 (800)
713-4113 За межамі ст
ЗША: +1 949-380-6100
Продажы: +1 949-380-6136
Факс: +1 949-215-4996
электронная пошта: sales.support@microsemi.com
© 2016 Microsemi Corporation.
Усе правы абароненыя. Microsemi і лагатып Microsemi з'яўляюцца гандлёвымі маркамі Microsemi Corporation.
Усе іншыя гандлёвыя маркі і знакі абслугоўвання з'яўляюцца ўласнасцю іх адпаведных уладальнікаў.

Карпарацыя Microsemi (Nasdaq: MSCC) прапануе шырокі спектр паўправадніковых і сістэмных рашэнняў для камунікацый, абароны і бяспекі, аэракасмічнай і прамысловай прамысловасці. Прадукцыя ўключае высокапрадукцыйныя і радыяцыйна ўстойлівыя аналагавыя інтэгральныя схемы са змешаным сігналам, FPGA, SoC і ASIC; прадукты кіравання харчаваннем; прылады часу і сінхранізацыі і рашэнні для дакладнага часу, усталяванне сусветнага стандарту часу; прылады апрацоўкі голасу; радыёчастотныя рашэнні; дыскрэтныя кампаненты; карпаратыўныя рашэнні для захоўвання дадзеных і сувязі, тэхналогіі бяспекі і маштабуемая анты-тampэр прадукты; Рашэнні Ethernet; Мікрасхемы Power-over-Ethernet і сярэдзіны; а таксама індывідуальныя магчымасці дызайну і паслугі. Штаб-кватэра Microsemi знаходзіцца ў Аліса-В'еха, штат Каліфорнія, і мае каля 4,800 супрацоўнікаў па ўсім свеце. Даведайцеся больш на www.microsemi.com.

Microsemi не дае ніякіх гарантый, заяў або гарантый адносна інфармацыі, якая змяшчаецца ў гэтым дакуменце, або прыдатнасці сваіх прадуктаў і паслуг для якіх-небудзь канкрэтных мэт, а таксама не нясе ніякай адказнасці, якая вынікае з прымянення або выкарыстання любога прадукту або схемы. Прадукты, якія прадаюцца па дадзенай дамове, і любыя іншыя прадукты, якія прадаюцца Microsemi, прайшлі абмежаваныя выпрабаванні і не павінны выкарыстоўвацца ў спалучэнні з крытычна важным абсталяваннем або праграмамі. Любыя спецыфікацыі прадукцыйнасці лічацца надзейнымі, але не правяраюцца, і Пакупнік павінен правесці і завяршыць усе прадукцыйнасць і іншыя выпрабаванні прадуктаў, асобна і разам з любымі канчатковымі прадуктамі або ўсталяванымі ў іх. Пакупнік не павінен спадзявацца на якія-небудзь дадзеныя і спецыфікацыі прадукцыйнасці або параметры, прадастаўленыя Microsemi. Пакупнік нясе адказнасць за самастойнае вызначэнне прыдатнасці любой прадукцыі, а таксама за яе тэставанне і праверку. Інфармацыя, прадстаўленая Microsemi па гэтым дагаворы, прадастаўляецца "як ёсць, дзе ёсць" і з усімі недахопамі, і ўвесь рызыка, звязаны з такой інфармацыяй, цалкам ляжыць на Пакупніку. Microsemi не прадастаўляе, відавочна або ўскосна, ні аднаму боку ніякіх патэнтных правоў, ліцэнзій або любых іншых правоў інтэлектуальнай уласнасці, у дачыненні да самой такой інфармацыі або чаго-небудзь, апісанага ў такой інфармацыі. Інфармацыя, прадстаўленая ў гэтым дакуменце, з'яўляецца ўласнасцю Microsemi, і Microsemi пакідае за сабой права ўносіць любыя змены ў інфармацыю ў гэтым дакуменце або ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення.

Дакументы / Рэсурсы

Зацяненне кода Microsemi SmartFusion2 SoC FPGA з флэш-памяці SPI на памяць DDR [pdfКіраўніцтва карыстальніка Зацяненне кода FPGA SmartFusion2 SoC з флэш-памяці SPI на памяць DDR, SoC SmartFusion2, зацяненне кода FPGA з флэш-памяці SPI на памяць DDR, флэш-памяці DDR

Спасылкі

• Кіраўніцтва карыстальніка