Microsemi SmartFusion2 SoC FPGA Code Shadowing de SPI Flash al DDR Memoro

Antaŭparolo

Celo
Ĉi tiu demonstraĵo estas por aparatoj SmartFusion®2-sur-blato (SoC) kampaj programeblaj pordegaj tabeloj (FPGA). Ĝi provizas instrukciojn pri kiel uzi la respondan referencdezajnon.

Intencita Publiko
Ĉi tiu demonstra gvidilo estas destinita por:

• FPGA-dizajnistoj
• Enkonstruitaj dizajnistoj
• Sistemnivelaj dizajnistoj

Referencoj
Vidu la jenon web paĝo por kompleta kaj ĝisdata listo de dokumentado pri aparato SmartFusion2:
http://www.microsemi.com/products/fpga-soc/soc-fpga/smartfusion2#documentation

La sekvaj dokumentoj estas referitaj en ĉi tiu demonstra gvidilo.

• UG0331: SmartFusion2 Microcontroller Subsystem User Guide
• SmartFusion2 System Builder User Guide

SmartFusion2 SoC FPGA - Koda Ombro de SPI-Fulmo al DDR-Memoro

Enkonduko

Ĉi tiu demo-dezajno montras SmartFusion2 SoC FPGA-aparatajn kapablojn por kodoombrado de la seria periferia interfaco (SPI) fulmmemora aparato al duobla datumrapideco (DDR) sinkrona dinamika hazarda alira memoro (SDRAM) kaj ekzekuti la kodon de DDR SDRAM.
Figuro 1 montras la plej altan blokdiagramon por kodo-ombrado de SPI-aparato al DDR-memoro.

Figuro 1 • Supra Nivela Blokdiagramo

Kod-ombrado estas ekfunkciiga metodo, kiu estas uzata por prizorgi bildon de eksteraj, pli rapidaj kaj volatilaj memoroj (DRAM). Ĝi estas la procezo de kopiado de la kodo de ne-volatila memoro al la volatila memoro por ekzekuto.

Kodombrado estas postulata kiam la ne-volatila memoro asociita kun procesoro ne apogas hazardan aliron al la kodo por ekzekuti-loke, aŭ ekzistas nesufiĉa ne-volatila hazarda alirmemoro. En efikeco-kritikaj aplikoj, la ekzekutrapideco povas esti plibonigita per kodombrado, kie kodo estas kopiita al pli alta traira RAM por pli rapida ekzekuto.

Ununura datumrapideco (SDR)/DDR SDRAM-memoroj estas uzitaj en aplikoj kiuj havas grandan aplikaĵan ruleblan bildon kaj postulas pli altan efikecon. Tipe, la grandaj ruleblaj bildoj estas stokitaj en ne-volatila memoro, kiel ekzemple NAND-fulmo aŭ SPI-fulmo, kaj kopiitaj al volatila memoro, kiel ekzemple SDR/DDR SDRAM-memoro, ĉe potenco por ekzekuto.

SmartFusion2 SoC FPGA-aparatoj integras kvarageneracian fulm-bazitan FPGA-ŝtofon, ARM® Cortex®-M3-procesoron kaj alt-efikecajn komunikajn interfacojn sur ununura blato. La altrapidaj memorregiloj en la SmartFusion2 SoC FPGA-aparatoj estas uzataj por interfaci kun la eksteraj DDR2/DDR3/LPDDR-memoroj. La memoroj DDR2/DDR3 povas esti funkciigitaj kun maksimuma rapideco de 333 MHz. La procesoro Cortex-M3 povas rekte funkcii la instrukciojn de ekstera DDR-memoro tra la mikroregila subsistemo (MSS) DDR (MDDR). La FPGA kaŝmemorregilo kaj MSS DDR-ponto pritraktas la datumfluon por pli bona agado.

Dezajno Postuloj
Tablo 1 montras la dezajnopostulojn por ĉi tiu demo.

Tabelo 1 • Dezajnaj Postuloj

Dezajnaj Postuloj	Priskribo
Aparataro Postuloj
SmartFusion2 Advanced Development Kit: • 12 V adaptilo • FlashPro5 • USB A al Mini – B USB-kablo	Rev A aŭ poste
Labortablo aŭ tekkomputilo	Windows XP SP2 Operaciumo - 32-bita/64-bita Vindozo 7 Operaciumo - 32-bita/64-bita
Programaraj Postuloj
Libero® Sistemo-sur-blato (SoC)	v11.7
Programado de FlashPro	v11.7
SoftConsole	v3.4 SP1*
Komputilaj Ŝoforoj	USB al UART-ŝoforoj
Microsoft .NET Framework 4 kliento por lanĉi demo-GUI	_
Notu: *Por ĉi tiu lernilo, estas uzata SoftConsole v3.4 SP1. Por uzi SoftConsole v4.0, vidu la TU0546: SoftConsole v4.0 kaj Libero SoC v11.7 Lernilo.

Demo Dezajno
Enkonduko
La demo-dezajno files estas disponeblaj por elŝuto de la sekva vojo en la Micro-duono webretejo:
http://soc.microsemi.com/download/rsc/?f=m2s_dg0386_liberov11p7_df

La demo-dezajno filei inkluzivas:

• Projekto Libero SoC
• STAPL-programado files
• GUI rulebla
• Sample aplikaj bildoj
• Ligilaj skriptoj
• DDR-agordo files
• Legumin.txt file

Vidu la readme.txt file provizita en la dezajno files por la kompleta dosierujo-strukturo.

Priskribo
Ĉi tiu demo-dezajno efektivigas kodan ombradteknikon por ekfunkciigi la aplikan bildon el DDR-memoro. Ĉi tiu dezajno ankaŭ disponigas gastigantan interfacon super SmartFusion2 SoC FPGA multi-reĝima universala nesinkrona/sinkrona ricevilo/dissendilo (MMUART) por ŝarĝi la celprogramon plenumeblan bildon en SPI-fulmon ligitan al la MSS SPI0-interfaco.
La kodombrado estas efektivigita en la sekvaj du metodoj:

1. Plur-stagE startprocezo metodo uzante la Cortex-M3 procesoro
2. Aparara ekfunkciigo-metodo uzante la FPGA-ŝtofon

Multi-Stage Boot Procezo Metodo
La aplika bildo estas prizorgita de eksteraj DDR-memoroj en la sekvaj du botojtages:

• La procesoro Cortex-M3 ekfunkciigas la molan ekŝargilon de enigita nevolatila memoro (eNVM), kiu faras la kodan bildtranslokigon de SPI-fulm-aparato al DDR-memoro.
• La procesoro Cortex-M3 ekigas la aplikan bildon el DDR-memoro.

Ĉi tiu dezajno efektivigas ekŝargilan programon por ŝarĝi la cel-aplikaĵon plenumeblan bildon de SPI-fulm-aparato al DDR-memoro por ekzekuto. La ekŝargilprogramo kuranta de eNVM saltas al la cela aplikaĵo stokita en DDR-memoro post kiam la cela aplika bildo estas kopiita al DDR-memoro.
Figuro 2 montras la detalan blokdiagramon de la demo-dezajno.

Figuro 2 • Kodo Shadowing - Multi Stage Boot Process Demo Block Diagram

La MDDR estas agordita por DDR3 por funkcii ĉe 320 MHz. "Apendico: DDR3-Agordoj" sur paĝo 22 montras la agordojn de DDR3. DDR estas agordita antaŭ ekzekuto de la ĉefa aplika kodo.

Ekŝargilo
La ekŝargilo faras la sekvajn operaciojn:

1. Kopiante la cel-aplikbildon de SPI-memoro al DDR-memoro.
2. Remapado de la komenca adreso de DDR-memoro de 0xA0000000 ĝis 0x00000000 agordante la sisteman registron DDR_CR.
3. Iniciatigante la procesoran stakmontrilon Cortex-M3 laŭ la cela aplikaĵo. La unua loko de la cela aplikaĵa vektortabelo enhavas la stakmontrilan valoron. La vektora tabelo de la cela aplikaĵo disponeblas ekde la adreso 0x00000000.
4. Ŝargante la programkalkulilon (PC) por restarigi prizorganton de la cela aplikaĵo por prizorgi la celprogramon bildon de la DDR-memoro. Restarigi prizorganton de la cela aplikaĵo haveblas en la vektora tabelo ĉe la adreso 0x00000004.
   Figuro 3 montras la demo-dezajnon.
   Figuro 3 • Dezajna Fluo por Multi-Stage Boot Procezo Metodo
   

Aparataro Boot Engine Metodo
En ĉi tiu metodo, la Cortex-M3 rekte ekfunkciigas la cel-aplikbildon de eksteraj DDR-memoroj. La aparatara lanĉa motoro kopias la aplikaĵon de la SPI-fulm-aparato al DDR-memoro, antaŭ ol liberigi la rekomencigitan procesoron Cortex-M3. Post liberigo de la restarigo, la procesoro Cortex-M3 ekfunkciigas rekte el DDR-memoro. Ĉi tiu metodo postulas malpli da ekfunkciigo ol plur-stage startprocezo ĉar ĝi evitas multoblajn lanĉaĵojntagestas kaj kopias aplikan bildon al DDR-memoro en malpli da tempo.

Ĉi tiu demo-dezajno efektivigas lanĉan motorlogikon en FPGA-ŝtofo por kopii la cel-aplikaĵan plenumeblan bildon de SPI-fulmo al la DDR-memoro por ekzekuto. Ĉi tiu dezajno ankaŭ efektivigas SPI-fulmŝargilon, kiu povas esti efektivigita per Cortex-M3-procesoro por ŝarĝi la cel-aplikaĵon ruleblan bildon en SPI-fulm-aparaton uzante la provizitan gastigan interfacon super SmartFusion2 SoC FPGA MMUART_0. La DIP-ŝaltilo1 sur la SmartFusion2 Advanced Development Kit povas esti uzata por elekti ĉu programi la SPI-fulm-aparaton aŭ efektivigi la kodon el DDR-memoro.

Se la plenumebla cela aplikaĵo disponeblas en la SPI-fulm-aparato, la koda ombrado de la SPI-a fulm-aparato al DDR-memoro estas komencita ĉe aparato-ŝaltilo. La lanĉa motoro pravigas la MDDR, kopias la Bildon de SPI-fulm-aparato al DDR-memoro, kaj remaps la DDR-memorspacon al 0x00000000 tenante la Cortex-M3-procesoron en rekomencigita. Post kiam lanĉa motoro liberigas la rekomencigitan Cortex-M3, la Cortex-M3 efektivigas la celan aplikaĵon el DDR-memoro.

La FIC_0 estas agordita en Sklava reĝimo por aliri la MSS SPI_0 de FPGA-ŝtofo AHB-majstro. La MDDR AXI-interfaco (DDR_FIC) estas ebligita por aliri la DDR-memoron de FPGA-ŝtofo AXI-majstro.

Figuro 4 montras la detalan blokdiagramon de la demo-dezajno.
Figuro 4 • Code Shadowing – Aparataro Boot Engine Demo Block Diagram

Boot Engine
Ĉi tio estas la plej grava parto de la koda ombra demo, kiu kopias la aplikaĵon de la SPI-fulma aparato al la DDR-memoro. La lanĉa motoro faras la sekvajn operaciojn:

1. Komencante MDDR por aliri DDR3 ĉe 320 MHz konservante la procesoron Cortex-M3 en rekomencigita.
2. Kopiado de la cel-aplikbildo de SPI-a fulmmemora aparato al DDR-memoro uzante la AXI-mastro en la FPGA-ŝtofo per la MDDR AXI-interfaco.
3. Remapado de la komenca adreso de DDR-memoro de 0xA0000000 ĝis 0x00000000 skribante al la sistema registro DDR_CR.
4. Liberigante rekomencon al Cortex-M3-procesoro por ekfunkciigi el DDR-memoro.

Figuro 5 montras la demo-dezajnan fluon.
Figuro 5 • Supra Nivela Blokdiagramo

Figuro 6 • Dezajna Fluo por Aparataro Boot Engine Method

Kreante Celon-Aplikan Bildon por DDR Memoro
Bildo kiu povas esti efektivigita de la DDR-memoro estas postulata por ruli la demo. Uzu la priskribon de ligilo "production-execute-in-place-externalDDR.ld". file tio estas inkluzivita en la dezajno files konstrui la aplikan bildon. La priskribo de ligilo file difinas la komencan adreson de DDR-memoro kiel 0x00000000 ĉar la ekŝargilo/ŝargmotoro elfaras la DDR-memora remapadon de 0xA0000000 ĝis 0x00000000. La ligila skripto kreas aplikan bildon kun instrukcioj, datumoj kaj BSS-sekcioj en memoro kies komenca adreso estas 0x00000000. Simpla lumelsenda diodo (LED) palpebrumante, tempigilo kaj ŝaltilo bazita interrompa generacio aplika bildo file estas provizita por ĉi tiu demo.

SPI Flash Loader
La SPI-fulmŝargilo estas efektivigita por ŝarĝi la surŝipan SPI-fulmmemoron kun la plenumebla cela aplika bildo de la gastiga komputilo tra la MMUART_0-interfaco. La Cortex-M3-procesoro faras bufron por la datumoj venantaj super la MMUART_0-interfaco kaj iniciatas la ekstercentran DMA (PDMA) por skribi la bufritajn datenojn en SPI-fulmon tra la MSS_SPI0.

Prizorgante la Demonstracion
La demo montras kiel ŝargi la aplikan bildon en la SPI-fulmo kaj ekzekuti tiun aplikaĵon de eksteraj DDR-memoroj. Ĝi provizas eksample aplikaĵo bildo “sample_image_DDR3.bin”. Ĉi tiu bildo montras la bonvenigajn mesaĝojn kaj tempigilon interrompan mesaĝon sur la seria konzolo kaj palpebrumas LED1 al LED8 sur la SmartFusion2 Advanced Development Kit. Por vidi la GPIO-interrompajn mesaĝojn sur la seria konzolo, premu SW2 aŭ SW3-ŝaltilon.

Agordi la Demo-Dezajnon
La sekvaj paŝoj priskribas kiel agordi la demonstraĵon por la tabulo SmartFusion2 Advanced Development Kit:

1. Konektu la Gastigan Komputilon al la Konektilo J33 per la USB-A al mini-B-kablo. La USB al UART-pontaj ŝoforoj estas aŭtomate detektitaj. Kontrolu ĉu la detekto estas farita en la aparata administranto kiel montrite en Figuro 7.
2. Se USB-ŝoforoj ne estas detektitaj aŭtomate, instalu la USB-ŝoforon.
3. Por seria fina komunikado per la mini-USB-kablo FTDI, instalu la ŝoforon FTDI D2XX. Elŝutu la ŝoforojn kaj instal-gvidilon de:
   http://www.microsemi.com/soc/documents/CDM_2.08.24_WHQL_Certified.zip.
   Figuro 7 • USB al UART Bridge Drivers
   
4. Konektu la jumpers sur la SmartFusion2 Advanced Development Kit-tabulo, kiel montrite en Tabelo 2.
   Atentu: Malŝaltu la nutradŝaltilon, SW7 dum konekto de la saltiloj.
   Tablo 2 • SmartFusion2 Advanced Development Kit Jumper Settings

   Saltanto	Pinglo (De)	Alpinglo (Al)	Komentoj
   J116, J353, J354, J54	1	2	Ĉi tiuj estas la defaŭltaj jumper-agordoj de la Advanced Development Kit Board. Certiĝu, ke ĉi tiuj saltiloj estas fiksitaj laŭe.
   J123	2	3
   J124, J121, J32	1	2	JTAG programado per FTDI
   J118, J119	1	2	Programado SPI Flash

5. En la Altnivela Disvolviĝo SmartFusion2, konektu la elektroprovizon al la J42-konektilo.
   Figuro 8. montras la tabul-aranĝon por ruli la kodan ombradon de SPI-fulmo al DDR3-demo sur la SmartFusion2 Advanced Development Kit.
   Figuro 8 • Agordo de SmartFusion2 Advanced Development Kit
   

SPI Flash Loader kaj Code Shadowing Demo GUI
La GUI estas postulata por ruli la kodan ombran demonstraĵon. SPI Flash Loader kaj Code Shadowing Demo GUI estas simpla grafika uzantinterfaco, kiu funkcias sur la mastro-komputilo por programi la SPI-fulmon kaj prizorgas la kodan ombran demonstraĵon sur la SmartFusion2 Advanced Development Kit. UART estas komunika protokolo inter la gastiga komputilo kaj SmartFusion2 Advanced Development Kit. Ĝi ankaŭ disponigas la Serian Konzolon sekcion por presi la sencimigajn mesaĝojn ricevitajn de la aplikaĵo per la UART-interfaco.
Figuro 9. montras la SPI Flash Loader kaj Code Shadowing Demo Fenestro.
Figuro 9 • SPI Flash Loader kaj Code Shadowing Demo Fenestro

La GUI subtenas la sekvajn funkciojn:

• Programo SPI Flash: Programas la bildon file en la SPI-fulmon.
• Programo kaj Code Shadowing de SPI Flash al DDR: Programas la bildon file en SPI-fulmon, kopias ĝin al la DDR-memoro, kaj ekigas la bildon el la DDR-memoro.
• Programo kaj Code Shadowing de SPI Flash al SDR: Programas la bildon file en SPI-fulmon, kopias ĝin al la SDR-memoro, kaj ekigas la bildon el la SDR-memoro.
• Code Shadowing al DDR: Kopias la ekzistantan bildon file de SPI-fulmo al la DDR-memoro kaj ekfunkciigas la bildon el la DDR-memoro.
• Code Shadowing al SDR: Kopias la ekzistantan bildon file de SPI-fulmo al la SDR-memoro kaj ekfunkciigas la bildon el la SDR-memoro. Alklaku Helpon por pliaj informoj pri la GUI.

Kurante la Demo-Dezajnon por Multi-Stage Boot Procezo Metodo
La sekvaj paŝoj priskribas kiel ruli la demo-dezajnon por multi-ojtage startproceza metodo:

1. Ŝaltu la nutran ŝaltilon, SW7.
2. Programu la SmarFusion2 SoC FPGA-aparaton kun la programado file provizita en la dezajno files (SF2_CodeShadowing_DDR3_DF\Programado Files\MultiStageBoot_meothod\CodeShadowing_top.stp uzante la programon de dezajno FlashPro).
3. Lanĉu la SPI Flash Loader kaj Code Shadowing Demo GUI efektivigebla file disponebla en la dezajno files (SF2_CodeShadowing_DDR3_DF\GUI Executable\SF2_FlashLoader.exe).
4. Elektu la taŭgan COM-havenon (al kiu estas direktitaj la USB-Seriaj ŝoforoj) el la fallisto COM-Haveno.
5. Klaku Konekti. Post establi la konekton, Konekti ŝanĝiĝas al Malkonekti.
6. Klaku Foliumi por elekti la ekzampla cela rulebla bildo file provizita per la dezajno files
   (SF2_CodeShadowing_DDR3_DF/Sample Apliko Bildoj/jample_image_DDR3.bin).
   Notu: Por generi la aplikan bildujon file, vidu "Apendico: Generado de Efektivigebla Rubujo File” sur paĝo 25.
7. Konservu la komencan adreson de la SPI-memoro defaŭlte ĉe 0x00000000.
8. Elektu la opcion Programo kaj Kodo Shadowing de SPI Flash al DDR.
9. Alklaku Komencu kiel montrite en Figuro 10 por ŝargi la plenumeblan bildon en SPI-fulmon kaj kodan ombron el DDR-memoro.
   Figuro 10 • Komencante la Demo
   
10. Se la SmartFusion2 SoC FPGA-aparato estas programita per STAPL file en kiu MDDR ne estas agordita por DDR-memoro, tiam ĝi montras erarmesaĝon, kiel montrite en Figuro 11.
    Figuro 11 • Malĝusta Aparato aŭ Opcio-Mesaĝo
    
11. La Seria Konzolo-sekcio sur la GUI montras la sencimigajn mesaĝojn kaj komencas programi SPI-fulmon sur sukcese forigante la SPI-fulmon. Figuro 12 montras la staton de SPI-fulmskribo
    Figuro 12 • Flash Ŝargado
    
12. Dum programado de la SPI-fulmo sukcese, la ekŝargilo funkcianta per SmartFusion2 SoC FPGA kopias la aplikaĵbildon de SPI-fulmo al la DDR-memoro kaj ekfunkciigas la aplikaĵbildon. Se la provizita bildo sample_image_DDR3.bin estas elektita, la seria konzolo montras la bonvenajn mesaĝojn, ŝaltilinterrompon kaj tempigilo-interrompajn mesaĝojn kiel montrite en Figuro 13 sur paĝo 18 kaj Figuro 14 sur paĝo 18. Funkanta LED-ŝablono estas montrita sur LED1 ĝis LED8 sur la SmartFusion2 Advanced Development. Ilaro.
13. Premu SW2 kaj SW3-ŝaltiloj por vidi interrompajn mesaĝojn sur seria konzolo.
    Figuro 13 • Kurado de la Celo-Aplika Bildo de DDR3 Memoro
    Figuro 14 • Temporizilo kaj Interrompaj Mesaĝoj en Seria Konzolo
    

Kurante la Aparataro Boot Engine Metodo Dezajno
La sekvaj paŝoj priskribas kiel ruli la aparatan lanĉan metodon de dezajno:

1. Ŝaltu la nutran ŝaltilon, SW7.
2. Programu la SmarFusion2 SoC FPGA-aparaton kun la programado file provizita en la dezajno files (SF2_CodeShadowing_DDR3_DF\Programado
   Files\HWBootEngine_method\CodeShadowing_Fabric.stp uzante la programon de dezajno FlashPro).
3. Por programi la SPI Flash faru DIP-ŝaltilon SW5-1 al ON-pozicio. Ĉi tiu elekto faras lanĉi Cortex-M3 de eNVM. Premu SW6 por restarigi la SmartFusion2-aparaton.
4. Lanĉu la SPI Flash Loader kaj Code Shadowing Demo GUI efektivigebla file disponebla en la dezajno files (SF2_CodeShadowing_DDR3_DF\GUI Executable\SF2_FlashLoader.exe).
5. Elektu la taŭgan COM-havenon (al kiu estas direktitaj la USB-Seriaj ŝoforoj) el la fallisto COM-Haveno.
6. Klaku Konekti. Post establi la konekton, Konekti ŝanĝiĝas al Malkonekti.
7. Klaku Foliumi por elekti la ekzampla cela rulebla bildo file provizita per la dezajno files
   (SF2_CodeShadowing_DDR3_DF/Sample Apliko Bildoj/jample_image_DDR3.bin).
   Notu: Por generi la aplikan bildujon file, vidu "Apendico: Generado de Efektivigebla Rubujo File” sur paĝo 25.
8. Elektu opcion de Hardware Boot Engine en Code Shadowing Method.
9. Elektu la opcion Programo SPI Flash el Opcioj-menuo.
10. Alklaku Komencu, kiel montrite en Figuro 15 por ŝargi la plenumeblan bildon en SPI-fulmon.
    Figuro 15 • Komencante la Demo
    
11. La Seria Konzolo-sekcio sur la GUI montras la sencimigajn mesaĝojn kaj la staton de SPI-fulmskribo, kiel montrite en Figuro 16.
    Figuro 16 • Flash Ŝargado
    
12. Post programi la SPI-fulmon sukcese, ŝanĝu DIP-ŝaltilon SW5-1 al OFF-pozicio. Ĉi tiu elekto faras lanĉi la procesoron Cortex-M3 el DDR-memoro.
13. Premu SW6 por restarigi la SmartFusion2-aparaton. La lanĉa motoro kopias la aplikaĵbildon de SPI-fulmo al la DDR-memoro kaj liberigas rekomencigitan al Cortex-M3, kiu ekigas la aplikaĵbildon el DDR-memoro. Se la provizita bildo “sample_image_DDR3.bin” estas ŝarĝita al SPI-fulmo, la seria konzolo montras la bonvenajn mesaĝojn, ŝaltilinterrompon (premu SW2 aŭ SW3) kaj tempigilo-interrompajn mesaĝojn kiel montrite en Figuro 17 kaj funkcianta LED-ŝablono montriĝas sur LED1 ĝis LED8 sur la SmartFusion2 Advanced. Disvolva Ilaro.
    Figuro 17 • Kurado de la Celo-Aplika Bildo de DDR3 Memoro
    

Konkludo
Ĉi tiu demonstraĵo montras la kapablon de SmartFusion2 SoC FPGA-aparato por interfaci kun DDR-memoro kaj prizorgi la plenumeblan bildon el la DDR-memoro per ombra kodo de SPI-memoro-aparato. Ĝi ankaŭ montras du metodojn de efektivigo de koda ombra sur la aparato SmartFusion2.

Apendico: DDR3-Agordoj

La sekvaj figuroj montras la agordajn agordojn de DDR3.
Figuro 18 • Ĝeneralaj DDR-Agordaj Agordoj

Figuro 19 • Agordoj pri Inicialigado de DDR Memoro

Figuro 20 • Agordoj pri DDR-memoro-tempigo

Apendico: Generado de Plenumebla Rubujo File

La rulebla rubujo file estas postulata por programi la SPI-fulmon por ruli la kodan ombran pruvon. Por generi la ruleblan rubujon file el “sample_image_DDR3” Soft Console, faru la sekvajn paŝojn:

1. Konstruu la Soft Console-projekton per la ligila skripto produktado-ekzekute-loke-ekstera DDR.
2. Aldonu la instalvojon de Soft Console, ekzample, C:\Microsemi\Libero_v11.7\SoftConsole\Sourcery-G++\bin, al la 'Mediaj Variabloj' kiel montrite en Figuro 21.
   Figuro 21 • Aldono de Softkonzola Instalvojo
   
3. Duoble alklaku la aron file Bin-File-Generator.bat situanta ĉe:
   SoftConsole/CodeShadowing_MSS_CM3/Sample_image_DDR3 dosierujo, kiel montrite en Figuro 22.
   Figuro 22 • Rubujo File Generatoro
   
4. La Rubujo-File-Generatoro kreas sample_image_DDR3.bin file.

Historio de Revizio

La sekva tabelo montras gravajn ŝanĝojn faritajn en ĉi tiu dokumento por ĉiu revizio.

Revizio	Ŝanĝoj
Revizio 7 (la 2016-an de marto XNUMX)	Ĝisdatigis la dokumenton por la programo Libero SoC v11.7 (SAR 77816).
Revizio 6 (oktobro 2015)	Ĝisdatigis la dokumenton por la programo Libero SoC v11.6 (SAR 72424).
Revizio 5 (septembro 2014)	Ĝisdatigis la dokumenton por la programo Libero SoC v11.4 (SAR 60592).
Revizio 4 (majo 2014)	Ĝisdatigis la dokumenton por Libero SoC 11.3 softvareldono (SAR 56851).
Revizio 3 (decembro 2013)	Ĝisdatigis la dokumenton por la programo Libero SoC v11.2 (SAR 53019).
Revizio 2 (majo 2013)	Ĝisdatigis la dokumenton por la programo Libero SoC v11.0 (SAR 47552).
Revizio 1 (la 2013-an de marto XNUMX)	Ĝisdatigis la dokumenton por Libero SoC v11.0 beta SP1 programara eldono (SAR 45068).

Produkta Subteno

Microsemi SoC Products Group subtenas siajn produktojn per diversaj helpservoj, inkluzive de Klienta Servo, Klienta Teknika Subtena Centro, webretejo, retpoŝto, kaj tutmonde vendaj oficejoj. Ĉi tiu apendico enhavas informojn pri kontaktado de Microsemi SoC Products Group kaj uzado de ĉi tiuj helpservoj.

Klienta Servo
Kontaktu Klientservon por ne-teknika produkta subteno, kiel produktaj prezoj, produktaj ĝisdatigoj, ĝisdatigaj informoj, mendostatuso kaj rajtigo.

• El Nordameriko, voku 800.262.1060
• El la resto de la mondo, voku 650.318.4460
• Faksi, de ie ajn en la mondo, 408.643.6913

Klienta Teknika Subtena Centro
Microsemi SoC Products Group provizas sian Klientan Teknikan Subtenan Centron kun tre lertaj inĝenieroj, kiuj povas helpi respondi viajn aparataron, programaron kaj desegnajn demandojn pri Microsemi SoC-Produktoj. La Klienta Teknika Subtena Centro pasigas multe da tempo kreante aplikajn notojn, respondojn al oftaj dezajnaj ciklodemandoj, dokumentadon de konataj problemoj kaj diversaj Oftaj Demandoj. Do, antaŭ ol vi kontaktu nin, bonvolu viziti niajn retajn rimedojn. Tre verŝajne ni jam respondis viajn demandojn.

Teknika Subteno

Por Microsemi SoC Products Support, vizitu
http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.

Webretejo
Vi povas foliumi diversajn teknikajn kaj ne-teknikajn informojn sur la ĉefpaĝo de Microsemi SoC Products Group, ĉe http://www.microsemi.com/products/fpga-soc/fpga-and-soc.

Kontakti la Klienta Teknika Subtena Centro
Tre spertaj inĝenieroj dungis la Teknikan Subtenan Centron. La Teknika Subtena Centro povas esti kontaktita retpoŝte aŭ per la Microsemi SoC Products Group webretejo.

Retpoŝto
Vi povas komuniki viajn teknikajn demandojn al nia retadreso kaj ricevi respondojn per retpoŝto, telefakso aŭ telefono. Ankaŭ, se vi havas problemojn pri dezajno, vi povas retpoŝti vian dezajnon files ricevi helpon. Ni konstante kontrolas la retpoŝtan konton dum la tuta tago. Sendante vian peton al ni, bonvolu nepre inkluzivi vian plenan nomon, kompanian nomon kaj viajn kontaktinformojn por efika prilaborado de via peto.
La retadreso de teknika subteno estas soc_tech@microsemi.com.

Miaj Kazoj
Klientoj de Microsemi SoC Products Group povas sendi kaj spuri teknikajn kazojn interrete irante al Miaj Kazoj.

Ekster Usono
Klientoj, kiuj bezonas helpon ekster la usonaj horzonoj, povas aŭ kontakti teknikan subtenon per retpoŝto (soc_tech@microsemi.com) aŭ kontaktu lokan vendan oficejon. Vizitu Pri Ni por vendaj oficejo-listoj kaj kompaniaj kontaktoj.

ITAR Teknika Subteno
Por teknika subteno pri RH kaj RT FPGA-oj reguligitaj de Internacia Trafiko en Armiloj (ITAR), kontaktu nin per soc_tech@microsemi.com. Alternative, ene de Miaj Kazoj, elektu Jes en la fallisto de ITAR. Por kompleta listo de ITAR-reguligitaj Microsemi FPGA-oj, vizitu la ITAR web paĝo.

Microsemi Korporacia Ĉefsidejo
One Enterprise, Aliso Viejo,
CA 92656 Usono
Ene de Usono: +1 (800)
713-4113 Ekster la
Usono: +1 949-380-6100
Vendo: +1 949-380-6136
Fakso: +1 949-215-4996
Retpoŝto: sales.support@microsemi.com
© 2016 Microsemi Corporation.
Ĉiuj rajtoj rezervitaj. Microsemi kaj la Microsemi-emblemo estas varmarkoj de Microsemi Corporation.
Ĉiuj aliaj varmarkoj kaj servomarkoj estas la posedaĵo de siaj respektivaj posedantoj.

Microsemi Corporation (Nasdaq: MSCC) ofertas ampleksan biletujon de duonkonduktaĵoj kaj sistemaj solvoj por komunikado, defendo kaj sekureco, aerospaca kaj industriaj merkatoj. Produktoj inkluzivas alt-efikecajn kaj radiad-harditajn analogajn mikssignalajn integrajn cirkvitojn, FPGAojn, SoCojn kaj ASICojn; produktoj pri administrado de potenco; tempaj kaj sinkronigaj aparatoj kaj precizaj tempsolvoj, fiksante la mondan normon por tempo; aparatoj pri voĉa prilaborado; RF-solvoj; diskretaj komponantoj; entreprenaj stokado kaj komunikado solvoj, sekureco teknologioj kaj skalebla kontraŭ-tamper produktoj; Eterretaj solvoj; Power-over-Ethernet ICs kaj midspans; same kiel laŭmendajn dezajnokapablojn kaj servojn. Microsemi havas ĉefsidejon en Aliso Viejo, Kalifornio, kaj havas proksimume 4,800 dungitojn tutmonde. Lernu pli ĉe www.microsemi.com.

Microsemi faras neniun garantion, reprezentadon aŭ garantion koncerne la informojn enhavitajn ĉi tie aŭ la taŭgecon de ĝiaj produktoj kaj servoj por iu ajn aparta celo, nek Microsemi supozas ajnan respondecon de la apliko aŭ uzo de ajna produkto aŭ cirkvito. La produktoj venditaj ĉi-suba kaj ĉiuj aliaj produktoj venditaj de Microsemi estis submetitaj al limigitaj provoj kaj ne devus esti uzataj kune kun misi-kritika ekipaĵo aŭ aplikoj. Oni kredas, ke ajnaj agadospecifoj estas fidindaj sed ne estas kontrolitaj, kaj Aĉetanto devas fari kaj plenumi ĉiujn agadojn kaj aliajn provojn de la produktoj, sole kaj kune kun aŭ instalitaj en iuj finaj produktoj. Aĉetanto ne dependas de iuj datumoj kaj agado-specifoj aŭ parametroj provizitaj de Microsemi. Estas la respondeco de la Aĉetanto sendepende determini taŭgecon de iuj produktoj kaj testi kaj kontroli la samon. La informoj provizitaj de Microsemi ĉi-sube estas provizitaj "kiel estas, kie estas" kaj kun ĉiuj misfunkciadoj, kaj la tuta risko asociita kun tiaj informoj estas tute kun la Aĉetanto. Microsemi ne donas, eksplicite aŭ implicite, al iu ajn partio ajnajn patentajn rajtojn, licencojn, aŭ ajnajn aliajn IP-rajtojn, ĉu koncerne tiajn informojn mem aŭ io ajn priskribitan per tiaj informoj. Informoj provizitaj en ĉi tiu dokumento estas proprieta de Microsemi, kaj Microsemi rezervas la rajton fari ajnajn ŝanĝojn al la informoj en ĉi tiu dokumento aŭ al ajnaj produktoj kaj servoj iam ajn sen avizo.

Dokumentoj/Rimedoj

Microsemi SmartFusion2 SoC FPGA Code Shadowing de SPI Flash al DDR Memoro [pdf] Manlibro de la posedanto SmartFusion2 SoC FPGA Koda Ombrigo de SPI Flash al DDR Memoro, SmartFusion2 SoC, FPGA Koda Ombrado de SPI Flash al DDR Memoro, Flash al DDR Memoro

Referencoj

• Uzanto Manlibro