AN 795 แนวทางปฏิบัติสำหรับ 10G
ระบบย่อยอีเทอร์เน็ตโดยใช้ 10G MAC แฝงต่ำ
คู่มือการใช้งาน
AN 795 แนวทางการดำเนินการสำหรับระบบย่อยอีเธอร์เน็ต 10G โดยใช้ 10G MAC แฝงต่ำ
AN 795: แนวทางปฏิบัติสำหรับระบบย่อยอีเทอร์เน็ต 10G โดยใช้ FPGA® IP 10G MAC Intel ที่มีความล่าช้าต่ำในอุปกรณ์ Intel ® Arria® 10
แนวทางปฏิบัติสำหรับระบบย่อยอีเทอร์เน็ต 10G โดยใช้ FPGA IP 10G MAC Intel ® ที่มีความล่าช้าต่ำในอุปกรณ์ Intel ® Arria® 10
แนวทางการใช้งานจะแสดงวิธีใช้ Intel's Low Latency 10G Media Access Controller (MAC) และ PHY IP
รูปที่ 1 ระบบ Intel® Arria® 10 Low Latency Ethernet 10G MAC
ตารางที่ 1. การออกแบบ Intel® Arria® 10 Low Latency Ethernet 10G MAC
ตารางนี้แสดงรายชื่อการออกแบบ Intel ® Arria® 10 ทั้งหมดสำหรับ Low Latency Ethernet 10G MAC Intel FPGA IP
| การออกแบบอดีตample | เวอร์ชัน MAC | ฟี | ชุดพัฒนา |
| อีเทอร์เน็ต 10GBase-R | 10จี | PHY ดั้งเดิม | เครื่องรับส่งสัญญาณ Intel Arria 10 GX SI |
| โหมดลงทะเบียน 10GBase-R อีเธอร์เน็ต |
10จี | PHY ดั้งเดิม | เครื่องรับส่งสัญญาณ Intel Arria 10 GX SI |
| XAUI อีเธอร์เน็ต | 10จี | เสี่ยวหยู ฟี | ชิป FPGA Intel Arria 10 GX |
| อีเธอร์เน็ต 1G / 10G | 1จี/10จี | 1G/10GbE และ 10GBASE-KR PHY | เครื่องรับส่งสัญญาณ Intel Arria 10 GX SI |
| 1G/10G อีเทอร์เน็ตพร้อม 1588 | 1จี/10จี | 1G/10GbE และ 10GBASE-KR PHY | เครื่องรับส่งสัญญาณ Intel Arria 10 GX SI |
| อีเทอร์เน็ต 10M/100M/1G/10G | 10M/100M/1G/10G | 1G/10GbE และ 10GBASE-KR PHY | เครื่องรับส่งสัญญาณ Intel Arria 10 GX SI |
| อีเทอร์เน็ต 10M/100M/1G/10G ด้วย 1588 |
10M/100M/1G/10G | 1G/10GbE และ 10GBASE-KR PHY | เครื่องรับส่งสัญญาณ Intel Arria 10 GX SI |
| อีเธอร์เน็ต 1G / 2.5G | 1จี/2.5จี | 1จี/2.5จี/5จี/10จี PHY อีเธอร์เน็ตหลายเรท |
เครื่องรับส่งสัญญาณ Intel Arria 10 GX SI |
| 1G/2.5G อีเทอร์เน็ตพร้อม 1588 | 1จี/2.5จี | 1จี/2.5จี/5จี/10จี PHY อีเธอร์เน็ตหลายเรท |
เครื่องรับส่งสัญญาณ Intel Arria 10 GX SI |
| อีเทอร์เน็ต 1G/2.5G/10G | 1จี/2.5จี/10จี | 1จี/2.5จี/5จี/10จี PHY อีเธอร์เน็ตหลายเรท |
เครื่องรับส่งสัญญาณ Intel Arria 10 GX SI |
| อีเทอร์เน็ต 10G USXGMII | 1G/2.5G/5G/10G (สหรัฐอเมริกา XGMII) | 1จี/2.5จี/5จี/10จี PHY อีเธอร์เน็ตหลายเรท |
เครื่องรับส่งสัญญาณ Intel Arria 10 GX SI |
Intel Corporation สงวนลิขสิทธิ์ Intel โลโก้ Intel และเครื่องหมายอื่นๆ ของ Intel เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของผลิตภัณฑ์ FPGA และเซมิคอนดักเตอร์ตามข้อกำหนดปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ในเวลาใดก็ได้โดยไม่ต้องแจ้งให้ทราบ Intel จะไม่รับผิดชอบใดๆ ที่เกิดจากการใช้หรือใช้งานข้อมูล ผลิตภัณฑ์ หรือบริการใดๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ Intel ตกลงเป็นลายลักษณ์อักษรโดยชัดแจ้ง ขอแนะนำให้ลูกค้าของ Intel ดาวน์โหลดข้อมูลจำเพาะอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่และก่อนทำการสั่งซื้อผลิตภัณฑ์หรือบริการ
*ชื่อและยี่ห้ออื่น ๆ อาจถูกอ้างสิทธิ์โดยถือเป็นทรัพย์สินของผู้อื่น
1. การนำแนวทางปฏิบัติสำหรับระบบย่อยอีเทอร์เน็ต 10G มาใช้โดยใช้ 10G MAC Intel® FPGA IP ที่มีความหน่วงต่ำในอุปกรณ์ Intel® Arria® 10
683347 | 2020.10.28
บันทึก:
คุณสามารถเข้าถึงดีไซน์ทั้งหมดที่ระบุไว้ได้ผ่านตัวแก้ไขพารามิเตอร์ IP FPGA IP Intel® FPGA Low Latency Ethernet 10G MAC ในซอฟต์แวร์ Intel Quartus Prime ยกเว้นดีไซน์อ้างอิง XAUI Ethernet คุณสามารถรับดีไซน์อ้างอิง XAUI Ethernet ได้จาก Design Store
Intel นำเสนอ IP MAC และ PHY แยกต่างหากสำหรับซับระบบอีเทอร์เน็ตหลายเรทตั้งแต่ 10M ถึง 1G เพื่อให้มั่นใจถึงการใช้งานที่ยืดหยุ่น คุณสามารถสร้างอินสแตนซ์ของ IP Intel FPGA 10G MAC Ethernet ที่มีความล่าช้าต่ำด้วย PHY อีเทอร์เน็ตหลายเรท 1G/2.5G/5G/10G, Intel Arria 10 1G/10GbE และ 10GBASE-KR หรือ XAUI PHY และ Intel Arria 10 Transceiver Native PHY เพื่อรองรับข้อกำหนดการออกแบบที่แตกต่างกัน
ข้อมูลที่เกี่ยวข้อง
- คู่มือผู้ใช้ IP FPGA Intel FPGA 10G MAC Ethernet ที่มีความหน่วงต่ำ
ให้ข้อมูลโดยละเอียดเกี่ยวกับการสร้างตัวอย่างและการกำหนดค่าพารามิเตอร์ให้กับ MAC IP - การออกแบบ IP FPGA Intel Arria 10 MAC 10G Ethernet ที่มีความล่าช้าต่ำample คู่มือผู้ใช้
ให้ข้อมูลรายละเอียดเกี่ยวกับการสร้างตัวอย่างและการกำหนดพารามิเตอร์ของการออกแบบ MACampเลส. - คู่มือผู้ใช้ Intel Arria 10 Transceiver PHY
ให้ข้อมูลโดยละเอียดเกี่ยวกับการสร้างตัวอย่างและการกำหนดค่าพารามิเตอร์ของ PHY IP - รายการตรวจสอบการดีบัก MAC 10G Ethernet ที่มีความหน่วงต่ำ
- AN 699: การใช้ชุดเครื่องมือออกแบบ Altera Ethernet
ชุดเครื่องมือนี้ช่วยให้คุณกำหนดค่าและรันการออกแบบอ้างอิงอีเทอร์เน็ต รวมถึงแก้ไขปัญหาที่เกี่ยวข้องกับอีเทอร์เน็ต - การวิเคราะห์แผนผังความผิดพลาดสำหรับปัญหาการทุจริตข้อมูล MAC 10G ที่มีความล่าช้าต่ำ
- การออกแบบอ้างอิง Arria 10 Low Latency Ethernet 10G MAC และ XAUI PHY
จัดให้มี files สำหรับการออกแบบอ้างอิง
1.1. เครื่องส่งสัญญาณ Ethernet 10G MAC และ Intel Arria 10 ที่มีความล่าช้าต่ำ PHY ดั้งเดิม Intel FPGA IPs
คุณสามารถกำหนดค่า Intel Arria 10 Transceiver Native PHY Intel FPGA IP เพื่อใช้งาน 10GBASE-R PHY โดยมีเลเยอร์กายภาพเฉพาะ Ethernet ทำงานที่อัตราข้อมูล 10.3125 Gbps ตามที่กำหนดไว้ในข้อ 49 ของข้อกำหนด IEEE 802.3-2008
การกำหนดค่านี้จัดให้มี XGMII ให้กับ IP ของ Intel FPGA Ethernet 10G MAC ที่มีความหน่วงต่ำ และใช้ PHY ช่องสัญญาณเดียว 10.3 Gbps ซึ่งให้การเชื่อมต่อโดยตรงกับโมดูลออปติคัล SFP+ โดยใช้ข้อกำหนดทางไฟฟ้าของ SFI
Intel นำเสนอการออกแบบซับระบบ Ethernet 10GBASE-R สองแบบampและคุณสามารถสร้างดีไซน์เหล่านี้ได้อย่างไดนามิกโดยใช้ตัวแก้ไขพารามิเตอร์ IP FPGA Intel FPGA Ethernet 10G MAC Low Latency Ethernet ดีไซน์รองรับการจำลองการทำงานและการทดสอบฮาร์ดแวร์บนชุดพัฒนา Intel ที่กำหนด
รูปที่ 2 โครงร่างการกำหนดเวลาและการรีเซ็ตสำหรับ PHY เนทีฟของตัวรับส่งสัญญาณ Ethernet 10G MAC ที่มีความหน่วงต่ำและ Intel Arria 10 ในการทดสอบการออกแบบ 10GBASE-Rเอ็มเพิล
รูปที่ 3 โครงร่างการกำหนดเวลาและการรีเซ็ตสำหรับ PHY เนทีฟของตัวรับส่งสัญญาณ Ethernet 10G MAC ที่มีความหน่วงต่ำและ Intel Arria 10 ในการออกแบบ 10GBASE-Rampเล พร้อมลงทะเบียน เปิดใช้งานโหมด
ข้อมูลที่เกี่ยวข้อง
การออกแบบ IP FPGA Intel Arria 10 MAC 10G Ethernet ที่มีความล่าช้าต่ำample คู่มือผู้ใช้
ให้ข้อมูลรายละเอียดเกี่ยวกับการสร้างตัวอย่างและการกำหนดพารามิเตอร์ของการออกแบบ MACampเลส.
1.2. IP ของ Intel FPGA 10G MAC และ XAUI PHY Ethernet ที่มีความล่าช้าต่ำ
XAUI PHY Intel FPGA IP มอบ XGMII ให้กับ Low Latency Ethernet 10G MAC Intel FPGA IP และใช้เลนจำนวน 3.125 เลนที่ความเร็ว XNUMX Gbps ที่อินเทอร์เฟซ PMD
XAUI PHY เป็นการใช้งานเลเยอร์ทางกายภาพเฉพาะของลิงก์ 10 Gigabit Ethernet ที่กำหนดไว้ในข้อกำหนด IEEE 802.3ae-2008
คุณสามารถรับการออกแบบอ้างอิงสำหรับซับระบบ 10GbE ที่ใช้งานโดยใช้ Low Latency Ethernet 10G MAC และ XAUI PHY Intel FPGA IPs ได้จาก Design Store การออกแบบนี้รองรับการจำลองการทำงานและการทดสอบฮาร์ดแวร์บนชุดพัฒนาของ Intel ที่กำหนด
รูปที่ 4 โครงร่างการกำหนดเวลาและการรีเซ็ตสำหรับการออกแบบอ้างอิง PHY 10G MAC และ XAUI ของ Ethernet ที่มีความล่าช้าต่ำ 
ข้อมูลที่เกี่ยวข้อง
- การออกแบบอ้างอิง Arria 10 Low Latency Ethernet 10G MAC และ XAUI PHY
จัดให้มี files สำหรับการออกแบบอ้างอิง - AN 794: การออกแบบอ้างอิง Arria 10 Low Latency Ethernet 10G MAC และ XAUI PHY
1.3. ความล่าช้าต่ำ Ethernet 10G MAC และ 1G/10GbE และ 10GBASEKR PHY Intel Arria 10 FPGA IPs
1G/10GbE และ 10GBASE-KR PHY Intel Arria 10 FPGA IP นำเสนอ MII, GMII และ XGMII ให้กับ Low Latency Ethernet 10G MAC Intel FPGA IP
IP FPGA Intel Arria 1 10G/10GbE และ 10GBASE-KR PHY ใช้ PHY แบบช่องสัญญาณเดียว 10Mbps/100Mbps/1Gbps/10Gbps แบบอนุกรม การออกแบบนี้ให้การเชื่อมต่อโดยตรงกับโมดูลปลั๊กอิน SFP+ ความเร็วคู่ 1G/10GbE, อุปกรณ์ PHY ภายนอกแบบทองแดง 10M–10GbE 10GBASE-T และ 10M/100M/1G/10GbE 1000BASE-T หรืออินเทอร์เฟซชิปต่อชิป คอร์ IP เหล่านี้รองรับอัตราข้อมูล 10Mbps/100Mbps/1Gbps/10Gbps ที่กำหนดค่าใหม่ได้
Intel นำเสนอดีไซน์ความเร็วคู่ 1G/10GbE และหลายความเร็ว 10Mb/100Mb/1Gb/10GbEampและคุณสามารถสร้างการออกแบบเหล่านี้แบบไดนามิกโดยใช้ Low Latency
ตัวแก้ไขพารามิเตอร์ IP FPGA Intel FPGA Ethernet 10G MAC การออกแบบรองรับการจำลองการทำงานและการทดสอบฮาร์ดแวร์บนชุดพัฒนา Intel ที่ได้รับการกำหนด
การใช้งานระบบย่อยอีเทอร์เน็ตแบบหลายความเร็วโดยใช้การออกแบบ IP FPGA Intel Arria 1 10G/10GbE หรือ 10GBASE-KR PHY ต้องใช้ข้อจำกัด SDC ด้วยตนเองสำหรับนาฬิกา IP PHY ภายในและการจัดการการข้ามโดเมนนาฬิกา โปรดดูไฟล์ altera_eth_top.sdc file ในการออกแบบเช่นampต้องการทราบข้อมูลเพิ่มเติมเกี่ยวกับข้อจำกัด SDC ที่จำเป็นของ create_generated_clock, set_clock_groups และ set_false_path
รูปที่ 5 โครงร่างการกำหนดเวลาและการรีเซ็ตสำหรับการออกแบบ Ethernet 10G MAC ที่มีความหน่วงต่ำและ Intel Arria 10 1G/10GbE และ 10GBASE-KR Examp(โหมด 1G/10GbE)
รูปที่ 6 โครงร่างการกำหนดเวลาและการรีเซ็ตสำหรับการออกแบบ Ethernet 10G MAC ที่มีความหน่วงต่ำและ Intel Arria 10 1G/10GbE และ 10GBASE-KR Examp(โหมด 10Mb/100Mb/1Gb/10GbE)
ข้อมูลที่เกี่ยวข้อง
การออกแบบ IP FPGA Intel Arria 10 MAC 10G Ethernet ที่มีความล่าช้าต่ำample คู่มือผู้ใช้
ให้ข้อมูลรายละเอียดเกี่ยวกับการสร้างตัวอย่างและการกำหนดพารามิเตอร์ของการออกแบบ MACampเลส.
1.4. IP Intel FPGA 10G MAC ของอีเทอร์เน็ตที่มีความล่าช้าต่ำและ PHY อีเทอร์เน็ตหลายเรต 1G/2.5G/5G/10G
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP สำหรับอุปกรณ์ Intel Arria 10 มอบ GMII และ XGMII ให้กับ 10G MAC Intel FPGA IP ที่มีความหน่วงเวลาต่ำ Ethernet PHY Intel FPGA IP
อุปกรณ์ Intel Arria 1 FPGA IP สำหรับ Intel Arria 2.5 ที่ใช้ PHY แบบอนุกรม 5G/10G/10G/1Gbps แบบช่องสัญญาณเดียว การออกแบบนี้ช่วยให้เชื่อมต่อโดยตรงกับโมดูลปลั๊กอิน SFP+ ความเร็วคู่ 2.5G/5GbE, อุปกรณ์ PHY ภายนอกแบบทองแดง MGBASE-T และ NBASE-T หรืออินเทอร์เฟซชิปต่อชิป IP เหล่านี้รองรับอัตราข้อมูล 10G/1G/2.5G/1Gbps ที่กำหนดค่าใหม่ได้
Intel นำเสนอการออกแบบ 1G/2.5GbE แบบสองความเร็ว, 1G/2.5G/10GbE MGBASE-T หลายความเร็ว และ 1G/2.5G/5G/10GbE MGBASE-T หลายความเร็วampและคุณสามารถสร้างดีไซน์เหล่านี้ได้อย่างไดนามิกโดยใช้ตัวแก้ไขพารามิเตอร์ IP FPGA Intel FPGA Ethernet 10G MAC Low Latency Ethernet ดีไซน์รองรับการจำลองการทำงานและการทดสอบฮาร์ดแวร์บนชุดพัฒนา Intel ที่กำหนด
รูปที่ 7 โครงร่างการกำหนดเวลาและการรีเซ็ตสำหรับการออกแบบ PHY ของอีเทอร์เน็ต 10G MAC ที่มีความหน่วงต่ำและ 1G/ 2.5G/5G/10G หลายเรตของอีเทอร์เน็ตampเล (โหมด 1G/2.5G)
สำหรับการใช้งานซับระบบอีเทอร์เน็ต MBASE-T หลายความเร็ว 1G/2.5GbE และ 1G/2.5G/10GbE ที่ใช้ FPGA IP Intel PHY อีเทอร์เน็ตหลายอัตรา 1G/2.5G/5G/10G ทาง Intel ขอแนะนำให้คุณคัดลอกโมดูลการกำหนดค่าตัวรับส่งสัญญาณใหม่ (alt_mge_rcfg_a10.sv) ที่ให้มาพร้อมกับตัวอย่างการออกแบบampโมดูลนี้จะกำหนดค่าความเร็วช่องสัญญาณเครื่องรับส่งสัญญาณใหม่จาก 1G เป็น 2.5G หรือเป็น 10G และในทางกลับกัน
การใช้งานซับระบบ Ethernet MBASE-T หลายความเร็ว 1G/2.5GbE และ 1G/2.5G/10GbE ยังต้องใช้ข้อจำกัด SDC ด้วยตนเองสำหรับนาฬิกา IP PHY ภายในอีกด้วย
และการจัดการการข้ามโดเมนนาฬิกา ดูที่ altera_eth_top.sdc file ในการออกแบบเช่นampต้องการทราบข้อมูลเพิ่มเติมเกี่ยวกับข้อจำกัด SDC ที่จำเป็นของ create_generated_clock, set_clock_groups และ set_false_path
รูปที่ 8 โครงร่างการกำหนดเวลาและการรีเซ็ตสำหรับการออกแบบ PHY ของอีเทอร์เน็ต 10G MAC ที่มีความหน่วงต่ำและ 1G/ 2.5G/5G/10G หลายเรตของอีเทอร์เน็ตamp(โหมด 1G/2.5G/10GbE MBASE-T) 
รูปที่ 9 โครงร่างการกำหนดเวลาและการรีเซ็ตสำหรับการออกแบบ PHY อีเทอร์เน็ต 10G MAC ที่มีความหน่วงต่ำและ 1G/2.5G/5G/10G หลายเรตของอีเทอร์เน็ตamp(โหมด 1G/2.5G/5G/10GbE NBASE-T)
ข้อมูลที่เกี่ยวข้อง
การออกแบบ IP FPGA Intel Arria 10 MAC 10G Ethernet ที่มีความล่าช้าต่ำampคู่มือผู้ใช้ให้ข้อมูลโดยละเอียดเกี่ยวกับการสร้างตัวอย่างและการกำหนดพารามิเตอร์ของการออกแบบ MAC เช่นampเลส.
1.5 ประวัติการแก้ไขเอกสารสำหรับ AN 795: แนวทางการนำไปใช้งานสำหรับระบบย่อยอีเทอร์เน็ต 10G โดยใช้ 10G MAC Intel FPGA IP ที่มีความหน่วงต่ำในอุปกรณ์ Intel Arria 10
| เวอร์ชันเอกสาร | การเปลี่ยนแปลง |
| 2020.10.28 | • เปลี่ยนชื่อเป็น Intel • เปลี่ยนชื่อเอกสารเป็น AN 795: การนำแนวปฏิบัติไปใช้กับระบบย่อย Ethernet 10G โดยใช้ 10G MAC Intel FPGA IP ที่มีความหน่วงต่ำในอุปกรณ์ Intel Arria 10 |
| วันที่ | เวอร์ชัน | การเปลี่ยนแปลง |
| 17 กุมภาพันธ์ | 2017.02.01 | การเปิดตัวครั้งแรก |
AN 795: แนวทางปฏิบัติสำหรับระบบย่อย Ethernet 10G ที่ใช้ความเร็วต่ำ
ความหน่วง 10G MAC Intel ® FPGA IP ในอุปกรณ์ Intel® Arria® 10
เวอร์ชั่นออนไลน์
ส่งคำติชม
รหัส : 683347
เวอร์ชัน : 2020.10.28
เอกสาร / แหล่งข้อมูล
 |
Intel AN 795 แนวทางการนำไปปฏิบัติสำหรับระบบย่อย Ethernet 10G โดยใช้ MAC 10G ที่มีความหน่วงต่ำ [พีดีเอฟ] คู่มือการใช้งาน AN 795 แนวทางการนำไปปฏิบัติสำหรับระบบย่อยอีเทอร์เน็ต 10G โดยใช้ MAC 10G ที่มีความหน่วงต่ำ, AN 795, แนวทางการนำไปปฏิบัติสำหรับระบบย่อยอีเทอร์เน็ต 10G โดยใช้ MAC 10G ที่มีความหน่วงต่ำ, ระบบย่อยอีเทอร์เน็ตโดยใช้ MAC 10G ที่มีความหน่วงต่ำ, MAC 10G ที่มีความหน่วงต่ำ |
