Garis Panduan Pelaksanaan AN 795 untuk 10G
Subsistem Ethernet Menggunakan MAC 10G Latensi Rendah
Panduan Pengguna
Garis Panduan Pelaksanaan AN 795 untuk Subsistem Ethernet 10G Menggunakan MAC 10G Latensi Rendah
AN 795: Melaksanakan Garis Panduan untuk Subsistem Ethernet 10G Menggunakan Kependaman Rendah 10G MAC Intel FPGA® IP dalam Peranti Intel ® Arria® 10
Melaksanakan Garis Panduan untuk Subsistem Ethernet 10G Menggunakan Kependaman Rendah 10G MAC Intel ® FPGA IP dalam Peranti Intel ® Arria® 10
Garis panduan pelaksanaan menunjukkan kepada anda cara menggunakan Pengawal Akses Media 10G Kependaman Rendah (MAC) dan IP PHY Intel.
Rajah 1. Intel® Arria® 10 Sistem MAC Ethernet Latency Rendah 10G
Jadual 1. Reka Bentuk MAC 10G Ethernet Latency Rendah Intel® Arria® 10
Jadual ini menyenaraikan semua reka bentuk Intel ® Arria® 10 untuk Low Latency Ethernet 10G MAC Intel FPGA IP.
| Reka Bentuk Cthample | Varian MAC | PHY | Kit Pembangunan |
| 10GBase-R Ethernet | 10G | PHY asli | Intel Arria 10 GX Transceiver SI |
| Mod Daftar 10GBase-R Ethernet |
10G | PHY asli | Intel Arria 10 GX Transceiver SI |
| XAUI Ethernet | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| Ethernet 1G/10G | 1G/10G | 1G/10GbE dan 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| Ethernet 1G/10G dengan 1588 | 1G/10G | 1G/10GbE dan 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G Ethernet | 10M/100M/1G/10G | 1G/10GbE dan 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| 10M/100M/1G/10G Ethernet dengan 1588 |
10M/100M/1G/10G | 1G/10GbE dan 10GBASE-KR PHY | Intel Arria 10 GX Transceiver SI |
| Ethernet 1G/2.5G | 1G/2.5G | 1G/2.5G/5G/10G PHY Ethernet berbilang kadar |
Intel Arria 10 GX Transceiver SI |
| Ethernet 1G/2.5G dengan 1588 | 1G/2.5G | 1G/2.5G/5G/10G PHY Ethernet berbilang kadar |
Intel Arria 10 GX Transceiver SI |
| Ethernet 1G/2.5G/10G | 1G/2.5G/10G | 1G/2.5G/5G/10G PHY Ethernet berbilang kadar |
Intel Arria 10 GX Transceiver SI |
| 10G USXGMII Ethernet | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G PHY Ethernet berbilang kadar |
Intel Arria 10 GX Transceiver SI |
Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan.
*Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
1. Melaksanakan Garis Panduan untuk Subsistem Ethernet 10G Menggunakan Kependaman Rendah 10G MAC Intel® FPGA IP dalam Peranti Intel® Arria® 10
683347 | 2020.10.28
Nota:
Anda boleh mengakses semua reka bentuk yang disenaraikan melalui editor parameter IP Latency Ethernet 10G MAC Intel® FPGA IP dalam perisian Intel Quartus Prime, kecuali reka bentuk rujukan XAUI Ethernet. Anda boleh mendapatkan reka bentuk rujukan XAUI Ethernet daripada Kedai Reka Bentuk.
Intel menawarkan IP MAC dan PHY yang berasingan untuk subsistem Ethernet Berbilang kadar 10M hingga 1G untuk memastikan pelaksanaan yang fleksibel. Anda boleh membuat instantiate Low Latency Ethernet 10G MAC Intel FPGA IP dengan 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE dan 10GBASE-KR PHY, atau XAUI PHY dan Intel Arria 10 Transceiver Native PHY kepada memenuhi keperluan reka bentuk yang berbeza.
Maklumat Berkaitan
- Panduan Pengguna IP FPGA Intel Kependaman Rendah Ethernet 10G MAC
Menyediakan maklumat terperinci tentang instantiate dan parameter IP MAC. - Kependaman Rendah Ethernet 10G MAC Intel Arria 10 FPGA IP Reka Bentuk Example Panduan Pengguna
Menyediakan maklumat terperinci tentang membuat serta-merta dan parameter reka bentuk MAC examples. - Panduan Pengguna Intel Arria 10 Transceiver PHY
Menyediakan maklumat terperinci tentang membuat serta-merta dan membuat parameter IP PHY. - Senarai Semak Nyahpepijat MAC Ethernet Latensi Rendah 10G
- AN 699: Menggunakan Kit Alat Reka Bentuk Ethernet Altera
Kit alat ini membantu anda mengkonfigurasi dan menjalankan reka bentuk rujukan Ethernet serta menyahpepijat sebarang isu berkaitan Ethernet. - Analisis Pokok Kesalahan untuk Isu Rasuah Data MAC 10G Latensi Rendah
- Arria 10 Low Latency Ethernet 10G MAC dan Reka Bentuk Rujukan XAUI PHY
Menyediakan files untuk reka bentuk rujukan.
1.1. Ethernet Latency Rendah 10G MAC dan Intel Arria 10 Transceiver Native PHY Intel FPGA IPs
Anda boleh mengkonfigurasi Intel Arria 10 Transceiver Native PHY Intel FPGA IP untuk melaksanakan 10GBASE-R PHY dengan lapisan fizikal khusus Ethernet berjalan pada kadar data 10.3125 Gbps seperti yang ditakrifkan dalam Klausa 49 spesifikasi IEEE 802.3-2008.
Konfigurasi ini menyediakan XGMII kepada Low Latency Ethernet 10G MAC Intel FPGA IP dan melaksanakan satu saluran 10.3 Gbps PHY yang menyediakan sambungan terus kepada modul optik SFP+ menggunakan spesifikasi elektrik SFI.
Intel menawarkan dua reka bentuk subsistem Ethernet 10GBASE-R examples dan anda boleh menjana reka bentuk ini secara dinamik menggunakan editor parameter IP FPGA Ethernet Latency Rendah 10G MAC Intel FPGA. Reka bentuk menyokong simulasi berfungsi dan ujian perkakasan pada kit pembangunan Intel yang ditetapkan.
Rajah 2. Skim Jam dan Tetapan Semula untuk Ethernet Latency Rendah 10G MAC dan Intel Arria 10 Transceiver Native PHY dalam Exa Reka Bentuk 10GBASE-Rmple
Rajah 3. Skim Jam dan Tetapan Semula untuk Ethernet Latency Rendah 10G MAC dan Intel Arria 10 Transceiver Native PHY dalam 10GBASE-R Design Example dengan Daftar Mod Didayakan
Maklumat Berkaitan
Kependaman Rendah Ethernet 10G MAC Intel Arria 10 FPGA IP Reka Bentuk Example Panduan Pengguna
Menyediakan maklumat terperinci tentang membuat serta-merta dan parameter reka bentuk MAC examples.
1.2. Ethernet Latency Rendah 10G MAC dan IP FPGA Intel XAUI PHY
XAUI PHY Intel FPGA IP menyediakan XGMII kepada Low Latency Ethernet 10G MAC Intel FPGA IP dan melaksanakan empat lorong setiap satu pada 3.125 Gbps pada antara muka PMD.
XAUI PHY ialah pelaksanaan lapisan fizikal khusus bagi pautan 10 Gigabit Ethernet yang ditakrifkan dalam spesifikasi IEEE 802.3ae-2008.
Anda boleh mendapatkan reka bentuk rujukan untuk subsistem 10GbE yang dilaksanakan menggunakan Low Latency Ethernet 10G MAC dan XAUI PHY Intel FPGA IP daripada Design Store. Reka bentuk ini menyokong simulasi berfungsi dan ujian perkakasan pada kit pembangunan Intel yang ditetapkan.
Rajah 4. Skim Jam dan Tetapan Semula untuk Reka Bentuk Rujukan Ethernet 10G MAC dan XAUI PHY Low Latency Rendah 
Maklumat Berkaitan
- Arria 10 Low Latency Ethernet 10G MAC dan Reka Bentuk Rujukan XAUI PHY
Menyediakan files untuk reka bentuk rujukan. - AN 794: Arria 10 Low Latency Ethernet 10G MAC dan Reka Bentuk Rujukan XAUI PHY
1.3. Ethernet Latency Rendah 10G MAC dan 1G/10GbE dan 10GBASEKR PHY Intel Arria 10 FPGA IP
1G/10GbE dan 10GBASE-KR PHY Intel Arria 10 FPGA IP menyediakan MII, GMII dan XGMII kepada Low Latency Ethernet 10G MAC Intel FPGA IP.
1G/10GbE dan 10GBASE-KR PHY Intel Arria 10 FPGA IP melaksanakan PHY bersiri 10Mbps/100Mbps/1Gbps/10Gbps saluran tunggal. Reka bentuk ini menyediakan sambungan terus kepada modul boleh pasang SFP+ berkelajuan dwi berkelajuan 1G/10GbE, 10M–10GbE 10GBASE-T dan 10M/100M/1G/10GbE 1000BASE-T peranti PHY luaran tembaga atau antara muka cip-ke-cip. Teras IP ini menyokong kadar data 10Mbps/100Mbps/1Gbps/10Gbps yang boleh dikonfigurasikan semula.
Intel menawarkan dwi-kelajuan 1G/10GbE dan pelbagai kelajuan 10Mb/100Mb/1Gb/10GbE bekas reka bentukamples dan anda boleh menjana reka bentuk ini secara dinamik menggunakan Low Latency
Ethernet 10G MAC Intel FPGA IP editor parameter. Reka bentuk menyokong simulasi berfungsi dan ujian perkakasan pada kit pembangunan Intel yang ditetapkan.
Pelaksanaan subsistem Ethernet berbilang kelajuan menggunakan reka bentuk IP 1G/10GbE atau 10GBASE-KR PHY Intel Arria 10 FPGA IP memerlukan kekangan SDC manual untuk jam IP PHY dalaman dan pengendalian lintasan domain jam. Rujuk altera_eth_top.sdc file dalam reka bentuk exampuntuk mengetahui lebih lanjut tentang create_generated_clock, set_clock_groups dan set_false_path kekangan SDC.
Rajah 5. Skim Clocking dan Reset untuk Low Latency Ethernet 10G MAC dan Intel Arria 10 1G/10GbE dan 10GBASE-KR Design Example (Mod 1G/10GbE)
Rajah 6. Skim Clocking dan Reset untuk Low Latency Ethernet 10G MAC dan Intel Arria 10 1G/10GbE dan 10GBASE-KR Design Example (Mod 10Mb/100Mb/1Gb/10GbE)
Maklumat Berkaitan
Kependaman Rendah Ethernet 10G MAC Intel Arria 10 FPGA IP Reka Bentuk Example Panduan Pengguna
Menyediakan maklumat terperinci tentang membuat serta-merta dan parameter reka bentuk MAC examples.
1.4. Ethernet Latensi Rendah 10G MAC dan 1G/2.5G/5G/10G Ethernet Berbilang Kadar PHY Intel FPGA IP
1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP untuk peranti Intel Arria 10 menyediakan GMII dan XGMII kepada Low Latency Ethernet 10G MAC Intel FPGA IP.
1G/2.5G/5G/10G Ethernet Berbilang Kadar PHY Intel FPGA IP untuk peranti Intel Arria 10 melaksanakan PHY bersiri 1G/2.5G/5G/10Gbps satu saluran. Reka bentuk menyediakan sambungan terus kepada modul boleh pasang SFP+ berkelajuan dwi 1G/2.5GbE, peranti PHY luaran tembaga MGBASE-T dan NBASE-T, atau antara muka cip-ke-cip. IP ini menyokong kadar data 1G/2.5G/5G/10Gbps yang boleh dikonfigurasikan semula.
Intel menawarkan dwi-kelajuan 1G/2.5GbE, pelbagai kelajuan 1G/2.5G/10GbE MGBASE-T dan pelbagai kelajuan 1G/2.5G/5G/10GbE reka bentuk MGBASE-T bekasamples dan anda boleh menjana reka bentuk ini secara dinamik menggunakan editor parameter IP FPGA Ethernet Latency Rendah 10G MAC Intel FPGA. Reka bentuk menyokong simulasi berfungsi dan ujian perkakasan pada kit pembangunan Intel yang ditetapkan.
Rajah 7. Skim Jam dan Tetapan Semula untuk Ethernet Latency Rendah 10G MAC dan 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (Mod 1G/2.5G)
Untuk pelaksanaan subsistem Ethernet 1G/2.5GbE berbilang kelajuan dan 1G/2.5G/10GbE MBASE-T Ethernet menggunakan 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP, Intel mengesyorkan anda menyalin modul konfigurasi semula transceiver (alt_mge_rcfg_a10. sv) disediakan dengan reka bentuk example. Modul ini mengkonfigurasi semula kelajuan saluran transceiver daripada 1G kepada 2.5G, atau kepada 10G, dan sebaliknya.
Pelaksanaan subsistem Ethernet 1G/2.5GbE berbilang kelajuan dan 1G/2.5G/10GbE MBASE-T Ethernet juga memerlukan kekangan SDC manual untuk jam IP PHY dalaman
dan pengendalian lintasan domain jam. Rujuk altera_eth_top.sdc file dalam reka bentuk exampuntuk mengetahui lebih lanjut tentang create_generated_clock, set_clock_groups dan set_false_path kekangan SDC.
Rajah 8. Skim Jam dan Tetapan Semula untuk Ethernet Latency Rendah 10G MAC dan 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (Mod MBASE-T 1G/2.5G/10GbE) 
Rajah 9. Skim Jam dan Tetapan Semula untuk Ethernet Latency Rendah 10G MAC dan 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (Mod NBASE-T 1G/2.5G/5G/10GbE)
Maklumat Berkaitan
Kependaman Rendah Ethernet 10G MAC Intel Arria 10 FPGA IP Reka Bentuk ExampPanduan Pengguna Menyediakan maklumat terperinci tentang membuat serta-merta dan parameter reka bentuk MAC examples.
1.5. Sejarah Semakan Dokumen untuk AN 795: Melaksanakan Garis Panduan untuk Subsistem Ethernet 10G Menggunakan Kependaman Rendah 10G MAC Intel FPGA IP dalam Peranti Intel Arria 10
| Versi Dokumen | Perubahan |
| 2020.10.28 | • Dijenamakan semula sebagai Intel. • Menamakan semula dokumen sebagai AN 795: Melaksanakan Garis Panduan untuk Subsistem Ethernet 10G Menggunakan Kependaman Rendah 10G MAC Intel FPGA IP dalam Peranti Intel Arria 10. |
| tarikh | Versi | Perubahan |
| Februari-17 | 2017.02.01 | Keluaran awal. |
AN 795: Melaksanakan Garis Panduan untuk Subsistem Ethernet 10G Menggunakan Rendah
Latensi 10G MAC Intel ® FPGA IP dalam Peranti Intel® Arria® 10
Versi Dalam Talian
Hantar Maklum Balas
ID: 683347
Versi: 2020.10.28
Dokumen / Sumber
 |
intel AN 795 Melaksanakan Garis Panduan untuk Subsistem Ethernet 10G Menggunakan MAC 10G Latensi Rendah [pdf] Panduan Pengguna Garis Panduan Pelaksanaan AN 795 untuk Subsistem Ethernet 10G Menggunakan MAC 10G Latensi Rendah, AN 795, Garis Panduan Pelaksanaan untuk Subsistem Ethernet 10G Menggunakan MAC 10G Latensi Rendah, Subsistem Ethernet Menggunakan MAC 10G Latensi Rendah, MAC 10G Latensi Rendah |
