Directrices de implementación da AN 795 para 10G
Subsistema Ethernet que usa MAC 10G de baixa latencia
Guía de usuario
Directrices de implementación da AN 795 para o subsistema Ethernet 10G que usa MAC 10G de baixa latencia
AN 795: Pautas de implementación para o subsistema Ethernet 10G que usa IP Intel FPGA® 10G MAC de baixa latencia en dispositivos Intel ® Arria® 10
Directrices de implementación para o subsistema Ethernet 10G que usa IP Intel ® FPGA 10G MAC de baixa latencia en dispositivos Intel ® Arria® 10
As directrices de implementación móstranse como usar o controlador de acceso multimedia (MAC) 10G de baixa latencia de Intel e as IP PHY.
Figura 1. Sistema Intel® Arria® 10 de baixa latencia Ethernet 10G MAC
Táboa 1. Deseños MAC de Intel® Arria® 10 Ethernet 10G de baixa latencia
Esta táboa enumera todos os deseños Intel ® Arria® 10 para Ethernet de baixa latencia 10G MAC Intel FPGA IP.
| Deseño Example | Variante MAC | PHY | Kit de desenvolvemento |
| Ethernet 10GBase-R | 10G | PHY nativo | Transceptor Intel Arria 10 GX SI |
| Modo de rexistro 10GBase-R Ethernet |
10G | PHY nativo | Transceptor Intel Arria 10 GX SI |
| XAUI Ethernet | 10G | XAUI PHY | Intel Arria 10 GX FPGA |
| Ethernet 1G/10G | 1G/10G | 1G/10GbE e 10GBASE-KR PHY | Transceptor Intel Arria 10 GX SI |
| Ethernet 1G/10G con 1588 | 1G/10G | 1G/10GbE e 10GBASE-KR PHY | Transceptor Intel Arria 10 GX SI |
| 10M/100M/1G/10G Ethernet | 10M/100M/1G/10G | 1G/10GbE e 10GBASE-KR PHY | Transceptor Intel Arria 10 GX SI |
| 10M/100M/1G/10G Ethernet con 1588 |
10M/100M/1G/10G | 1G/10GbE e 10GBASE-KR PHY | Transceptor Intel Arria 10 GX SI |
| Ethernet 1G/2.5G | 1G/2.5G | 1G/2.5G/5G/10G PHY Ethernet multitaxa |
Transceptor Intel Arria 10 GX SI |
| Ethernet 1G/2.5G con 1588 | 1G/2.5G | 1G/2.5G/5G/10G PHY Ethernet multitaxa |
Transceptor Intel Arria 10 GX SI |
| Ethernet 1G/2.5G/10G | 1G/2.5G/10G | 1G/2.5G/5G/10G PHY Ethernet multitaxa |
Transceptor Intel Arria 10 GX SI |
| 10G USXGMII Ethernet | 1G/2.5G/5G/10G (USXGMII) | 1G/2.5G/5G/10G PHY Ethernet multitaxa |
Transceptor Intel Arria 10 GX SI |
Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos.
*Outros nomes e marcas poden ser reclamados como propiedade doutros.
1. Implementación de directrices para o subsistema Ethernet 10G que usa IP Intel® FPGA 10G MAC de baixa latencia en dispositivos Intel® Arria® 10
683347 | 2020.10.28
Nota:
Podes acceder a todos os deseños enumerados a través do editor de parámetros IP 10G MAC Intel® FPGA de baixa latencia Ethernet no software Intel Quartus Prime, excepto o deseño de referencia Ethernet XAUI. Podes obter o deseño de referencia de XAUI Ethernet na Design Store.
Intel ofrece IPs MAC e PHY separadas para os subsistemas Ethernet multitaxa de 10M a 1G para garantir unha implementación flexible. Podes crear instancias do IP Intel FPGA de Ethernet 10G MAC de baixa latencia con PHY Ethernet multitaxa 1G/2.5G/5G/10G, Intel Arria 10 1G/10GbE e 10GBASE-KR PHY ou XAUI PHY e transceptor Intel Arria 10 PHY nativo para satisfacer diferentes requisitos de deseño.
Información relacionada
- Guía de usuario de Ethernet 10G MAC Intel FPGA IP de baixa latencia
Ofrece información detallada sobre a creación de instancias e a parametrización da IP MAC. - Baixa latencia Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Guía de usuario
Ofrece información detallada sobre a creación de instancias e a parametrización do deseño MAC, p.examples. - Guía de usuario de Intel Arria 10 Transceiver PHY
Ofrece información detallada sobre a creación de instancias e a parametrización da IP PHY. - Lista de verificación de depuración MAC de Ethernet 10G de baixa latencia
- AN 699: Usando o Altera Ethernet Design Toolkit
Este kit de ferramentas axúdache a configurar e executar deseños de referencia de Ethernet, así como a depurar calquera problema relacionado con Ethernet. - Análise da árbore de fallos para un problema de corrupción de datos MAC 10G de baixa latencia
- Arria 10 Low Latency Ethernet 10G MAC and XAUI PHY Reference Design
Ofrece o files para o deseño de referencia.
1.1. Ethernet 10G MAC de baixa latencia e transceptor Intel Arria 10 IP nativos PHY Intel FPGA
Podes configurar o transceptor Intel Arria 10 Native PHY Intel FPGA IP para implementar o 10GBASE-R PHY coa capa física específica de Ethernet funcionando a unha velocidade de datos de 10.3125 Gbps segundo se define na cláusula 49 da especificación IEEE 802.3-2008.
Esta configuración proporciona un IP FPGA Intel de XGMII a Ethernet de baixa latencia 10G MAC e implementa un PHY de 10.3 Gbps de canle único que proporciona unha conexión directa a un módulo óptico SFP+ mediante a especificación eléctrica SFI.
Intel ofrece dous deseños de subsistemas Ethernet 10GBASE-R, por exemploampe pode xerar estes deseños de forma dinámica usando o editor de parámetros IP FPGA Intel FPGA Ethernet 10G de baixa latencia. Os deseños admiten simulación funcional e probas de hardware en kits de desenvolvemento Intel designados.
Figura 2. Esquema de temporización e restablecemento para Ethernet 10G de baixa latencia MAC e transceptor Intel Arria 10 PHY nativo en 10GBASE-R Design Example
Figura 3. Esquema de temporización e restablecemento para Ethernet de baixa latencia 10G MAC e transceptor Intel Arria 10 PHY nativo en 10GBASE-R Design Example con Rexistro Modo activado
Información relacionada
Baixa latencia Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Guía de usuario
Ofrece información detallada sobre a creación de instancias e a parametrización do deseño MAC, p.examples.
1.2. IP de baixa latencia Ethernet 10G MAC e XAUI PHY Intel FPGA
O XAUI PHY Intel FPGA IP proporciona unha IP Intel FPGA de XGMII a Ethernet de baixa latencia 10G MAC e implementa catro carrís cada un a 3.125 Gbps na interface PMD.
O XAUI PHY é unha implementación de capa física específica do enlace Ethernet de 10 Gigabit definido na especificación IEEE 802.3ae-2008.
Podes obter o deseño de referencia para o subsistema 10GbE implementado utilizando IPs FPGA de Intel FPGA MAC de baixa latencia Ethernet 10G e XAUI PHY en Design Store. O deseño admite simulación funcional e probas de hardware no kit de desenvolvemento Intel designado.
Figura 4. Esquema de reloxo e restablecemento para o deseño de referencia de Ethernet 10G MAC e XAUI PHY de baixa latencia 
Información relacionada
- Arria 10 Low Latency Ethernet 10G MAC and XAUI PHY Reference Design
Ofrece o files para o deseño de referencia. - AN 794: Arria 10 Low Latency Ethernet 10G MAC e XAUI PHY Deseño de referencia
1.3. Ethernet de baixa latencia 10G MAC e 1G/10GbE e 10GBASEKR PHY Intel Arria 10 IP FPGA
Os 1G/10GbE e 10GBASE-KR PHY Intel Arria 10 FPGA IP proporcionan MII, GMII e XGMII a Ethernet de baixa latencia 10G MAC Intel FPGA IP.
O 1G/10GbE e 10GBASE-KR PHY Intel Arria 10 FPGA IP implementan un PHY en serie de 10Mbps/100Mbps/1Gbps/10Gbps de canle único. Os deseños proporcionan unha conexión directa a módulos enchufables SFP+ de dobre velocidade 1G/10GbE, 10M-10GbE 10GBASE-T e 10M/100M/1G/10GbE 1000BASE-T de cobre dispositivos PHY externos ou interfaces chip a chip. Estes núcleos IP admiten velocidades de datos reconfigurables de 10Mbps/100Mbps/1Gbps/10Gbps.
Intel ofrece 1G/10GbE de dobre velocidade e 10Mb/100Mb/1Gb/10GbE de varias velocidades.ampleiros e pode xerar estes deseños de forma dinámica usando a baixa latencia
Editor de parámetros IP Ethernet 10G MAC Intel FPGA. Os deseños admiten simulación funcional e probas de hardware no kit de desenvolvemento Intel designado.
A implementación do subsistema Ethernet de varias velocidades mediante o deseño IP Intel Arria 1 FPGA 10G/10GbE ou 10GBASE-KR PHY require restricións SDC manuais para os reloxos IP PHY internos e o manexo do cruzamento do dominio do reloxo. Consulte altera_eth_top.sdc file no deseño example para saber máis sobre as restricións SDC de create_generated_clock, set_clock_groups e set_false_path.
Figura 5. Esquema de temporización e restablecemento para Ethernet de baixa latencia 10G MAC e Intel Arria 10 1G/10GbE e 10GBASE-KR Design Example (modo 1G/10GbE)
Figura 6. Esquema de temporización e restablecemento para Ethernet de baixa latencia 10G MAC e Intel Arria 10 1G/10GbE e 10GBASE-KR Design Example (modo 10Mb/100Mb/1Gb/10GbE)
Información relacionada
Baixa latencia Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Guía de usuario
Ofrece información detallada sobre a creación de instancias e a parametrización do deseño MAC, p.examples.
1.4. Ethernet de baixa latencia 10G MAC e 1G/2.5G/5G/10G Ethernet MultiRate PHY Intel FPGA IPs
O IP Intel FPGA 1G/2.5G/5G/10G Ethernet multitaxa para dispositivos Intel Arria 10 proporciona GMII e XGMII ao IP Intel FPGA 10G MAC de Ethernet de baixa latencia.
O PHY Intel FPGA IP 1G/2.5G/5G/10G Ethernet multivelocidade para dispositivos Intel Arria 10 implementa un PHY serie monocanle 1G/2.5G/5G/10Gbps. O deseño proporciona unha conexión directa a módulos enchufables SFP+ de dobre velocidade 1G/2.5GbE, dispositivos PHY externos de cobre MGBASE-T e NBASE-T ou interfaces chip a chip. Estas IP admiten taxas de datos reconfigurables de 1G/2.5G/5G/10Gbps.
Intel ofrece 1G/2.5GbE de dobre velocidade, 1G/2.5G/10GbE MGBASE-T de velocidade múltiple e o deseño MGBASE-T de 1G/2.5G/5G/10GbE de varias velocidades.ampe pode xerar estes deseños de forma dinámica usando o editor de parámetros IP FPGA Intel FPGA Ethernet 10G de baixa latencia. Os deseños admiten simulación funcional e probas de hardware no kit de desenvolvemento Intel designado.
Figura 7. Esquema de temporización e restablecemento para Ethernet de baixa latencia 10G MAC e 1G/ 2.5G/5G/10G Ethernet multitaxa Deseño PHY Example (modo 1G/2.5G)
Para implementacións de subsistemas Ethernet MBASE-T de varias velocidades 1G/2.5GbE e 1G/2.5G/10GbE que utilicen 1G/2.5G/5G/10G Ethernet de múltiples velocidades PHY Intel FPGA IP, Intel recomenda que copie o módulo de reconfiguración do transceptor (alt_mge_rcfg_a10. sv) provisto do deseño example. Este módulo reconfigura a velocidade da canle do transceptor de 1G a 2.5G, ou a 10G, e viceversa.
A implementación do subsistema Ethernet MBASE-T de varias velocidades 1G/2.5GbE e 1G/2.5G/10GbE tamén require restricións SDC manuais para os reloxos IP PHY internos
e manexo de cruce de dominio de reloxo. Consulte o altera_eth_top.sdc file no deseño example para saber máis sobre as restricións SDC de create_generated_clock, set_clock_groups e set_false_path.
Figura 8. Esquema de temporización e restablecemento para Ethernet de baixa latencia 10G MAC e 1G/ 2.5G/5G/10G Ethernet multitaxa Deseño PHY Example (modo MBASE-T 1G/2.5G/10GbE) 
Figura 9. Esquema de temporización e restablecemento para Ethernet de baixa latencia 10G MAC e 1G/2.5G/5G/10G Ethernet de velocidade múltiple PHY Design Example (modo NBASE-T 1G/2.5G/5G/10GbE)
Información relacionada
Baixa latencia Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Guía de usuario Ofrece información detallada sobre a creación de instancias e a parametrización do deseño MAC, p. examples.
1.5. Historial de revisións de documentos para AN 795: Implementación de directrices para subsistemas Ethernet 10G que usan IP de Intel FPGA MAC de 10G de baja latencia en dispositivos Intel Arria 10
| Versión do documento | Cambios |
| 2020.10.28 | • Rebautizado como Intel. • Cambiou o nome do documento como AN 795: Implementing Guidelines for 10G Ethernet Subsystem Using Low Latency 10G MAC Intel FPGA IP in Intel Arria 10 Devices. |
| Data | Versión | Cambios |
| 17 de febreiro | 2017.02.01 | Lanzamento inicial. |
AN 795: Implementación de directrices para o subsistema Ethernet 10G usando baixo
Latencia 10G MAC Intel ® FPGA IP en dispositivos Intel® Arria® 10
Versión en liña
Enviar comentarios
Código: 683347
Versión: 2020.10.28
Documentos/Recursos
 |
Pautas de implementación de intel AN 795 para subsistemas Ethernet 10G que usan MAC 10G de baixa latencia [pdfGuía do usuario Directrices de implementación de AN 795 para o subsistema Ethernet 10G que usa MAC 10G de baixa latencia, AN 795, Directrices de implementación para o subsistema Ethernet 10G que usa MAC de 10G de baixa latencia, subsistema Ethernet que usa MAC 10G de baixa latencia, MAC 10G de baixa latencia |
