intel AN 795 Implementing Guidelines para sa 10G Ethernet Subsystem Gamit ang Low Latency 10G MAC User Guide

AN 795 Implementing Guidelines para sa 10G
Ethernet Subsystem Gamit ang Ubos nga Latency 10G MAC
Giya sa Gumagamit

Mga sulod itago

1 AN 795 Implementing Guidelines para sa 10G Ethernet Subsystem Gamit ang Ubos nga Latency 10G MAC

2 Implementing Guidelines for 10G Ethernet Subsystem Gamit ang Ubos nga Latency 10G MAC Intel ® FPGA IP sa Intel ® Arria® 10 Devices

3 Mga Dokumento / Mga Kapanguhaan

3.1 Mga pakisayran

4 May Kalabutan nga mga Post

AN 795 Implementing Guidelines para sa 10G Ethernet Subsystem Gamit ang Ubos nga Latency 10G MAC

AN 795: Implementing Guidelines for 10G Ethernet Subsystem Gamit ang Ubos nga Latency 10G MAC Intel FPGA® IP sa Intel ® Arria® 10 Devices

Implementing Guidelines for 10G Ethernet Subsystem Gamit ang Ubos nga Latency 10G MAC Intel ® FPGA IP sa Intel ® Arria® 10 Devices

Ang implementing guidelines nagpakita kanimo unsaon paggamit sa Intel's Low Latency 10G Media Access Controller (MAC) ug PHY IPs.
Hulagway 1. Intel® Arria® 10 Ubos nga Latency Ethernet 10G MAC System

Talaan 1. Intel® Arria® 10 Ubos nga Latency Ethernet 10G MAC Disenyo
Kini nga lamesa naglista sa tanan nga Intel ® Arria® 10 nga mga disenyo alang sa Low Latency Ethernet 10G MAC Intel FPGA IP.

Disenyo Example	MAC nga variant	PHY	Development Kit
10GBase-R Ethernet	10G	Lumad nga PHY	Intel Arria 10 GX Transceiver SI
10GBase-R Register Mode Ethernet	10G	Lumad nga PHY	Intel Arria 10 GX Transceiver SI
XAUI Ethernet	10G	XAUI PHY	Intel Arria 10 GX FPGA
1G/10G Ethernet	1G/10G	1G/10GbE ug 10GBASE-KR PHY	Intel Arria 10 GX Transceiver SI
1G/10G Ethernet nga adunay 1588	1G/10G	1G/10GbE ug 10GBASE-KR PHY	Intel Arria 10 GX Transceiver SI
10M/100M/1G/10G Ethernet	10M/100M/1G/10G	1G/10GbE ug 10GBASE-KR PHY	Intel Arria 10 GX Transceiver SI
10M/100M/1G/10G Ethernet uban sa 1588	10M/100M/1G/10G	1G/10GbE ug 10GBASE-KR PHY	Intel Arria 10 GX Transceiver SI
1G/2.5G Ethernet	1G/2.5G	1G/2.5G/5G/10G Multi-rate nga Ethernet PHY	Intel Arria 10 GX Transceiver SI
1G/2.5G Ethernet nga adunay 1588	1G/2.5G	1G/2.5G/5G/10G Multi-rate nga Ethernet PHY	Intel Arria 10 GX Transceiver SI
1G/2.5G/10G Ethernet	1G/2.5G/10G	1G/2.5G/5G/10G Multi-rate nga Ethernet PHY	Intel Arria 10 GX Transceiver SI
10G USXGMII Ethernet	1G/2.5G/5G/10G (USXGMII)	1G/2.5G/5G/10G Multi-rate nga Ethernet PHY	Intel Arria 10 GX Transceiver SI

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kustomer sa Intel nga makakuha sa pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa mosalig sa bisan unsang gipatik nga impormasyon ug sa dili pa magbutang og mga order alang sa mga produkto o serbisyo.
*Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.
1. Implementing Guidelines for 10G Ethernet Subsystem Gamit ang Ubos nga Latency 10G MAC Intel® FPGA IP sa Intel® Arria® 10 Devices
683347 | 2020.10.28
Mubo nga sulat:
Mahimo nimong ma-access ang tanang nalista nga mga disenyo pinaagi sa Low Latency Ethernet 10G MAC Intel® FPGA IP parameter editor sa Intel Quartus Prime software, gawas sa XAUI Ethernet reference design. Makuha nimo ang XAUI Ethernet reference design gikan sa Design Store.
Nagtanyag ang Intel og bulag nga MAC ug PHY IPs para sa 10M hangtod 1G Multi-rate Ethernet subsystems aron masiguro ang flexible nga pagpatuman. Mahimo nimong i-instantiate ang Low Latency Ethernet 10G MAC Intel FPGA IP nga adunay 1G/2.5G/5G/10G Multi-rate Ethernet PHY, Intel Arria 10 1G/10GbE ug 10GBASE-KR PHY, o XAUI PHY ug Intel Arria 10 Transceiver Native PHY ngadto sa nag-alagad sa lainlaing mga kinahanglanon sa disenyo.
May Kalabutan nga Impormasyon

Ubos nga Latency Ethernet 10G MAC Intel FPGA IP User Guide
Naghatag detalyado nga kasayuran bahin sa pag-instantiate ug pag-parameter sa MAC IP.
Ubos nga Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Giya sa Gumagamit
Naghatag detalyado nga kasayuran bahin sa pag-instantiate ug pag-parameter sa disenyo sa MAC examples.

Giya sa Gumagamit sa Intel Arria 10 Transceiver PHY
Naghatag detalyado nga kasayuran bahin sa pag-instantiate ug pag-parameter sa PHY IP.
Ubos nga Latency Ethernet 10G MAC Debug Checklist
AN 699: Gamit ang Altera Ethernet Design Toolkit
Kini nga toolkit makatabang kanimo sa pag-configure ug pagpadagan sa mga disenyo sa reference sa Ethernet ingon man sa pag-debug sa bisan unsang mga isyu nga may kalabutan sa Ethernet.

Pagtuki sa Fault Tree alang sa Ubos nga Latency 10G MAC Data Corruption Issue
Arria 10 Ubos nga Latency Ethernet 10G MAC ug XAUI PHY Reference Design
Naghatag sa mga files alang sa reference design.

1.1. Ubos nga Latency Ethernet 10G MAC ug Intel Arria 10 Transceiver Native PHY Intel FPGA IPs
Mahimo nimong i-configure ang Intel Arria 10 Transceiver Native PHY Intel FPGA IP aron ipatuman ang 10GBASE-R PHY nga adunay espesipikong pisikal nga layer sa Ethernet nga nagdagan sa 10.3125 Gbps nga rate sa datos sama sa gipasabut sa Clause 49 sa IEEE 802.3-2008 nga detalye.
Kini nga configuration naghatag og XGMII ngadto sa Low Latency Ethernet 10G MAC Intel FPGA IP ug nag-implementar og single-channel nga 10.3 Gbps PHY nga naghatag og direktang koneksyon sa usa ka SFP+ optical module gamit ang SFI electrical specification.
Nagtanyag ang Intel og duha ka 10GBASE-R Ethernet subsystem design examples ug mahimo nimo kini nga mga disenyo nga dinamikong gamit ang Low Latency Ethernet 10G MAC Intel FPGA IP parameter editor. Ang mga disenyo nagsuporta sa functional simulation ug hardware testing sa gitudlo nga Intel development kits.
Figure 2. Clocking and Reset Scheme para sa Low Latency Ethernet 10G MAC ug Intel Arria 10 Transceiver Native PHY sa 10GBASE-R Design Example

Figure 3. Clocking and Reset Scheme para sa Low Latency Ethernet 10G MAC ug Intel Arria 10 Transceiver Native PHY sa 10GBASE-R Design Exampuban sa Register Gi-enable ang Mode

May Kalabutan nga Impormasyon

Arria 10 Ubos nga Latency Ethernet 10G MAC ug XAUI PHY Reference Design
Naghatag sa mga files alang sa reference design.

AN 794: Arria 10 Low Latency Ethernet 10G MAC ug XAUI PHY Reference Design

1.3. Ubos nga Latency Ethernet 10G MAC ug 1G/10GbE ug 10GBASEKR PHY Intel Arria 10 FPGA IPs
Ang 1G/10GbE ug 10GBASE-KR PHY Intel Arria 10 FPGA IP naghatag MII, GMII ug XGMII sa Low Latency Ethernet 10G MAC Intel FPGA IP.
Ang 1G/10GbE ug 10GBASE-KR PHY Intel Arria 10 FPGA IP nagpatuman ug singlechannel nga 10Mbps/100Mbps/1Gbps/10Gbps serial PHY. Ang mga disenyo naghatag ug direktang koneksyon sa 1G/10GbE dual speed SFP+ pluggable modules, 10M–10GbE 10GBASE-T ug 10M/100M/1G/10GbE 1000BASE-T copper external PHY device, o chip-to-chip interfaces. Kini nga mga IP cores nagsuporta sa ma-reconfigurable nga 10Mbps/100Mbps/1Gbps/10Gbps data rates.
Nagtanyag ang Intel og dual-speed 1G/10GbE ug multi-speed 10Mb/100Mb/1Gb/10GbE design examples ug mahimo nimo kini nga mga disenyo nga dinamikong gamit ang Low Latency
Ethernet 10G MAC Intel FPGA IP parameter editor. Ang mga disenyo nagsuporta sa functional simulation ug hardware testing sa gitudlo nga Intel development kit.
Ang multi-speed Ethernet subsystem nga implementasyon gamit ang 1G/10GbE o 10GBASE-KR PHY Intel Arria 10 FPGA IP nga disenyo nanginahanglan ug manwal nga SDC constraints para sa internal nga PHY IP nga mga orasan ug clock domain crossing handling. Tan-awa ang altera_eth_top.sdc file sa disenyo examparon mahibal-an ang dugang bahin sa gikinahanglan nga create_generated_clock, set_clock_groups ug set_false_path SDC constraints.
Figure 5. Clocking and Reset Scheme para sa Low Latency Ethernet 10G MAC ug Intel Arria 10 1G/10GbE ug 10GBASE-KR Design Example (1G/10GbE Mode)

Figure 6. Clocking and Reset Scheme para sa Low Latency Ethernet 10G MAC ug Intel Arria 10 1G/10GbE ug 10GBASE-KR Design Example (10Mb/100Mb/1Gb/10GbE Mode)

May Kalabutan nga Impormasyon
Ubos nga Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example Giya sa Gumagamit
Naghatag detalyado nga kasayuran bahin sa pag-instantiate ug pag-parameter sa disenyo sa MAC examples.
1.4. Ubos nga Latency Ethernet 10G MAC ug 1G/2.5G/5G/10G MultiRate Ethernet PHY Intel FPGA IPs
Ang 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP para sa Intel Arria 10 nga mga himan naghatag og GMII ug XGMII sa Low Latency Ethernet 10G MAC Intel FPGA IP.
Ang 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Intel FPGA IP para sa Intel Arria 10 nga mga device nagpatuman sa usa ka single-channel nga 1G/2.5G/5G/10Gbps serial PHY. Ang disenyo naghatag ug direktang koneksyon sa 1G/2.5GbE dual speed SFP+ pluggable modules, MGBASE-T ug NBASE-T copper external PHY device, o chip-to-chip interfaces. Gisuportahan niini nga mga IP ang ma-reconfigurable nga 1G/2.5G/5G/10Gbps nga mga rate sa datos.
Nagtanyag ang Intel og dual-speed 1G/2.5GbE, multi-speed 1G/2.5G/10GbE MGBASE-T, ug multispeed 1G/2.5G/5G/10GbE MGBASE-T design examples ug mahimo nimo kini nga mga disenyo nga dinamikong gamit ang Low Latency Ethernet 10G MAC Intel FPGA IP parameter editor. Ang mga disenyo nagsuporta sa functional simulation ug hardware testing sa gitudlo nga Intel development kit.
Figure 7. Clocking ug Reset Scheme para sa Low Latency Ethernet 10G MAC ug 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G Mode)

Para sa multi-speed 1G/2.5GbE ug 1G/2.5G/10GbE MBASE-T Ethernet subsystem nga mga pagpatuman gamit ang 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP, girekomenda sa Intel nga kopyahon nimo ang transceiver reconfiguration module (alt_mge_rcfg_a10. sv) gihatag uban sa disenyo example. Kini nga module nag-reconfigure sa transceiver channel speed gikan sa 1G ngadto sa 2.5G, o ngadto sa 10G, ug vice versa.
Ang multi-speed 1G/2.5GbE ug 1G/2.5G/10GbE MBASE-T Ethernet subsystem nga pagpatuman nagkinahanglan usab ug manwal nga SDC constraints para sa internal nga PHY IP nga mga orasan
ug pagdumala sa pagtabok sa domain sa orasan. Tan-awa ang altera_eth_top.sdc file sa disenyo examparon mahibal-an ang dugang bahin sa gikinahanglan nga create_generated_clock, set_clock_groups ug set_false_path SDC constraints.
Figure 8. Clocking ug Reset Scheme para sa Low Latency Ethernet 10G MAC ug 1G/ 2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G/10GbE MBASE-T Mode) Figure 9. Clocking ug Reset Scheme para sa Low Latency Ethernet 10G MAC ug 1G/2.5G/5G/10G Multi-Rate Ethernet PHY Design Example (1G/2.5G/5G/10GbE NBASE-T Mode)

May Kalabutan nga Impormasyon
Ubos nga Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design ExampAng Giya sa Gumagamit Naghatag ug detalyado nga kasayuran bahin sa pag-instantiate ug pag-parameter sa disenyo sa MAC examples.
1.5. Kasaysayan sa Pagbag-o sa Dokumento para sa AN 795: Pag-implementar sa mga Giya para sa 10G Ethernet Subsystem Gamit ang Ubos nga Latency 10G MAC Intel FPGA IP sa Intel Arria 10 Devices

Bersyon sa Dokumento	Mga kausaban
2020.10.28	• Gi-rebrand isip Intel. • Giilisan ang ngalan sa dokumento isip AN 795: Pagpatuman sa mga Giya alang sa 10G Ethernet Subsystem Gamit ang Ubos nga Latency 10G MAC Intel FPGA IP sa Intel Arria 10 Devices.

Petsa	Bersyon	Mga kausaban
Pebrero-17	2017.02.01	Inisyal nga pagpagawas.

AN 795: Implementing Guidelines para sa 10G Ethernet Subsystem Gamit ang Ubos
Latency 10G MAC Intel ® FPGA IP sa Intel® Arria® 10 Devices

Online nga Bersyon
Ipadala ang Feedback
ID: 683347
Bersyon: 2020.10.28

Mga Dokumento / Mga Kapanguhaan

intel AN 795 Implementing Guidelines para sa 10G Ethernet Subsystem Gamit ang Ubos nga Latency 10G MAC [pdf] Giya sa Gumagamit
AN 795 Implementing Guidelines for 10G Ethernet Subsystem Gamit ang Low Latency 10G MAC, AN 795, Implementing Guidelines for 10G Ethernet Subsystem Gamit ang Low Latency 10G MAC, Ethernet Subsystem Gamit ang Low Latency 10G MAC, Low Latency 10G MAC