ASMI Parallèle II Intel FPGA IP
L'IP FPGA Intel® ASMI Parallel II permet d'accéder aux périphériques de configuration Intel FPGA, qui sont la configuration quad-série (EPCQ), à faible volumetagla configuration quadri-série (EPCQ-L) et la configuration série EPCQ-A. Vous pouvez utiliser cette adresse IP pour lire et écrire des données sur les périphériques flash externes pour des applications, telles que la mise à jour du système à distance et l'en-tête de carte de sensibilité SEU File (.smh).
Outre les fonctionnalités prises en charge par l'IP FPGA Intel parallèle ASMI, l'IP FPGA Intel parallèle II ASMI prend également en charge :
- Accès flash direct (écriture/lecture) via l'interface mappée en mémoire Avalon®.
- Registre de contrôle pour d'autres opérations via l'interface du registre d'état de contrôle (CSR) dans l'interface mappée en mémoire d'Avalon.
- Traduisez les commandes génériques de l'interface mappée en mémoire d'Avalon en codes de commande de périphérique.
L'IP FPGA Intel ASMI Parallel II est disponible pour toutes les familles d'appareils FPGA Intel, y compris les appareils Intel MAX® 10 qui utilisent le mode GPIO.
L'IP FPGA Intel ASMI Parallel II ne prend en charge que les périphériques EPCQ, EPCQ-L et EPCQ-A. Si vous utilisez des périphériques flash tiers, vous devez utiliser l'interface IP Intel FPGA Generic Serial Flash.
L'IP FPGA Intel ASMI Parallel II est pris en charge dans la version 17.0 et ultérieure du logiciel Intel Quartus® Prime.
Informations connexes
- Présentation des cœurs IP Intel FPGA
- Fournit des informations générales sur tous les cœurs IP Intel FPGA, y compris le paramétrage, la génération, la mise à niveau et la simulation des cœurs IP.
- Création de scripts de simulation IP et Qsys indépendants de la version
- Créez des scripts de simulation qui ne nécessitent pas de mises à jour manuelles pour les mises à niveau du logiciel ou de la version IP.
- Meilleures pratiques de gestion de projet
- Lignes directrices pour une gestion efficace et la portabilité de votre projet et de votre propriété intellectuelle files.
- Guide de l'utilisateur ASMI Parallel Intel FPGA IP Core
- Guide de l'utilisateur Intel FPGA IP de l'interface flash série générique
- Prend en charge les périphériques flash tiers.
- AN 720 : Simulation du bloc ASMI dans votre conception
Informations sur la version
Les versions IP sont les mêmes que les versions du logiciel Intel Quartus Prime Design Suite jusqu'à la v19.1. À partir de la version 19.2 ou ultérieure du logiciel Intel Quartus Prime Design Suite, les cœurs IP disposent d'un nouveau schéma de gestion des versions IP.
Le numéro de version IP (XYZ) peut changer d'une version du logiciel Intel Quartus Prime à une autre. Un changement dans :
- X indique une révision majeure de l'IP. Si vous mettez à jour votre logiciel Intel Quartus Prime, vous devez régénérer l'IP.
- Y indique que l'IP inclut de nouvelles fonctionnalités. Régénérez votre IP pour inclure ces nouvelles fonctionnalités.
- Z indique que l'IP inclut des modifications mineures. Régénérez votre adresse IP pour inclure ces modifications.
Tableau 1. Informations sur la version IP du FPGA Intel ASMI Parallel II
| Article | Description |
| Version IP | 18.0 |
| Version Intel Quartus Prime Édition Pro | 18.0 |
| Date de sortie | 2018.05.07 |
Ports
Figure 1. Schéma fonctionnel des ports
Tableau 2. Description des ports
| Signal | Largeur | Direction | Description |
| Interface esclave mappée en mémoire Avalon pour CSR (avl_csr) | |||
| avl_csr_addr | 6 | Saisir | Bus d'adresse d'interface mappé en mémoire Avalon. Le bus d'adresse est en adressage de mots. |
| avl_csr_read | 1 | Saisir | Contrôle de lecture de l'interface mappée en mémoire d'Avalon vers le CSR. |
| avl_csr_rddata | 32 | Sortir | L'interface mappée en mémoire d'Avalon lit le bus de données du CSR. |
| avl_csr_write | 1 | Saisir | Contrôle d'écriture de l'interface mappée en mémoire d'Avalon vers le CSR. |
| avl_csr_writedata | 32 | Saisir | L'interface mappée en mémoire d'Avalon écrit le bus de données vers le CSR. |
| avl_csr_waitrequest | 1 | Sortir | Contrôle de demande d'attente de l'interface mappée en mémoire d'Avalon à partir du CSR. |
| avl_csr_rddata_valid | 1 | Sortir | Données de lecture d'interface mappées en mémoire Avalon valides indiquant que les données de lecture CSR sont disponibles. |
| Interface esclave mappée en mémoire d'Avalon pour l'accès à la mémoire (avl_ mem) | |||
| avl_mem_write | 1 | Saisir | Contrôle d'écriture de l'interface mappée en mémoire d'Avalon dans la mémoire |
| avl_mem_burstcount | 7 | Saisir | Nombre de rafales de l'interface mappée en mémoire d'Avalon pour la mémoire. La valeur est comprise entre 1 et 64 (taille de page maximale). |
| avl_mem_waitrequest | 1 | Sortir | Contrôle de demande d'attente de l'interface mappée en mémoire d'Avalon à partir de la mémoire. |
| avl_mem_read | 1 | Saisir | Contrôle de lecture de l'interface mappée en mémoire d'Avalon vers la mémoire |
| avl_mem_addr | N | Saisir | Bus d'adresse d'interface mappé en mémoire Avalon. Le bus d'adresse est en adressage de mots.
La largeur de l'adresse dépend de la densité de la mémoire flash utilisée. |
| avl_mem_writedata | 32 | Saisir | L'interface mappée en mémoire d'Avalon écrit le bus de données dans la mémoire |
| avl_mem_readddata | 32 | Sortir | L'interface mappée en mémoire d'Avalon lit le bus de données de la mémoire. |
| avl_mem_rddata_valid | 1 | Sortir | Données de lecture d'interface mappées en mémoire Avalon valides indiquant que les données de lecture en mémoire sont disponibles. |
| avl_mem_byteenble | 4 | Saisir | Bus d'activation de données d'écriture d'interface mappée en mémoire Avalon vers la mémoire. En mode rafale, le bus byteenable sera au niveau logique haut, 4'b1111. |
| Horloge et réinitialisation | |||
| clac | 1 | Saisir | Horloge d'entrée pour synchroniser l'IP. (1) |
| réinitialiser_n | 1 | Saisir | Réinitialisation asynchrone pour réinitialiser l'IP.(2) |
| Interface de conduite(3) | |||
| fqspi_dataout | 4 | Bidirectionnelle | Port d'entrée ou de sortie pour alimenter les données du périphérique flash. |
| suite… | |||
| Signal | Largeur | Direction | Description |
| qspi_dclk | 1 | Sortir | Fournit un signal d'horloge au périphérique flash. |
| qspi_scein | 1 | Sortir | Fournit le signal ncs au périphérique flash.
Prend en charge Stratix® V, Arria® V, Cyclone® V et les appareils plus anciens. |
| 3 | Sortir | Fournit le signal ncs au périphérique flash.
Prend en charge les appareils Intel Arria 10 et Intel Cyclone 10 GX. |
- Vous pouvez régler la fréquence d'horloge sur une valeur inférieure ou égale à 50 MHz.
- Maintenez le signal pendant au moins un cycle d'horloge pour réinitialiser l'IP.
- Disponible lorsque vous activez le paramètre Désactiver l'interface série active dédiée.
Informations connexes
- Fiche technique des appareils à configuration quadri-série (EPCQ)
- Fiche technique des périphériques de configuration série EPCQ-L
- Fiche technique du dispositif de configuration série EPCQ-A
Paramètres
Tableau 3. Réglages des paramètres
| Paramètre | Valeurs légales | Descriptions |
| Configuration du type d'appareil | EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ128A | Spécifie le type de périphérique EPCQ, EPCQ-L ou EPCQ-A que vous souhaitez utiliser. |
| Choisir le mode E/S | NORMAL STANDARD DOUBLE QUAD | Sélectionne la largeur de données étendue lorsque vous activez l'opération de lecture rapide. |
| Désactiver l'interface Active Serial dédiée | — | Achemine les signaux ASMIBLOCK vers le niveau supérieur de votre conception. |
| Activer l'interface des broches SPI | — | Traduit les signaux ASMIBLOCK vers l'interface de broche SPI. |
| Activer le modèle de simulation flash | — | Utilise le modèle de simulation EPCQ 1024 par défaut pour la simulation. Si vous utilisez un périphérique flash tiers, reportez-vous à AN 720 : Simulation du bloc ASMI dans votre conception pour créer un wrapper pour connecter le modèle flash au bloc ASMI. |
| Nombre de Chip Select utilisés | 1
2(4) 3(4) |
Sélectionne le nombre de puces sélectionnées connectées au flash. |
- Uniquement pris en charge dans les appareils Intel Arria 10, les appareils Intel Cyclone 10 GX et d'autres appareils avec l'interface Activer les broches SPI activée.
Informations connexes
- Fiche technique des appareils à configuration quadri-série (EPCQ)
- Fiche technique des périphériques de configuration série EPCQ-L
- Fiche technique du dispositif de configuration série EPCQ-A
- AN 720 : Simulation du bloc ASMI dans votre conception
Enregistrer la carte
Tableau 4. Carte de registre
- Chaque décalage d'adresse dans le tableau suivant représente 1 mot d'espace d'adressage mémoire.
- Tous les registres ont une valeur par défaut de 0x0.
| Compenser | Nom du registre | R/W | Nom du champ | Peu | Largeur | Description |
| 0 | WR_ENABLE | W | WR_ENABLE | 0 | 1 | Écrivez 1 pour activer l'écriture. |
| 1 | WR_DISABLE | W | WR_DISABLE | 0 | 1 | Écrivez 1 pour désactiver l'écriture. |
| 2 | WR_STATUS | W | WR_STATUS | 7:0 | 8 | Contient les informations à écrire dans le registre d'état. |
| 3 | RD_STATUS | R | RD_STATUS | 7:0 | 8 | Contient les informations de l'opération de lecture du registre d'état. |
| 4 | SECTOR_ERASE | W | Valeur du secteur | 23:0
ou 31:0 |
24 ou
32 |
Contient l'adresse du secteur à effacer en fonction de la densité de l'appareil.(5) |
| 5 | SUBSECTOR_ERASE | W | Valeur du sous-secteur | 23:0
ou 31:0 |
24 ou
32 |
Contient l'adresse du sous-secteur à effacer en fonction de la densité de l'équipement.(6) |
| 6 – 7 | Réservé | |||||
| 8 | CONTRÔLE | W/R | SÉLECTION DE PUCE | 7:4 | 4 | Sélectionne le périphérique flash. La valeur par défaut est 0, qui cible le premier périphérique flash. Pour sélectionner le deuxième appareil, réglez la valeur sur 1, pour sélectionner le troisième appareil, réglez la valeur sur 2. |
| Réservé | ||||||
| W/R | DÉSACTIVER | 0 | 1 | Réglez-le sur 1 pour désactiver les signaux SPI de l'IP en mettant tous les signaux de sortie à l'état Z élevé. | ||
| suite… | ||||||
| Compenser | Nom du registre | R/W | Nom du champ | Peu | Largeur | Description |
| Cela peut être utilisé pour partager le bus avec d'autres appareils. | ||||||
| 9 – 12 | Réservé | |||||
| 13 | WR_NON_VOLATILE_CONF_REG | W | Valeur NVCR | 15:0 | 16 | Écrit la valeur dans le registre de configuration non volatile. |
| 14 | RD_NON_VOLATILE_CONF_REG | R | Valeur NVCR | 15:0 | 16 | Lit la valeur du registre de configuration non volatile |
| 15 | RD_FLAG_STATUS_REG | R | RD_FLAG_STATUS_REG | 8 | 8 | Lit le registre d'état du drapeau |
| 16 | CLR_FLAG_STATUS REG | W | CLR_FLAG_STATUS REG | 8 | 8 | Efface le registre d'état du drapeau |
| 17 | BULK_ERASE | W | BULK_ERASE | 0 | 1 | Écrivez 1 pour effacer toute la puce (pour les appareils à puce unique). (7) |
| 18 | DIE_ERASE | W | DIE_ERASE | 0 | 1 | Écrivez 1 pour effacer la matrice entière (pour le dispositif à pile de matrices).(7) |
| 19 | 4BYTES_ADDR_FR | W | 4BYTES_ADDR_FR | 0 | 1 | Ecrire 1 pour entrer en mode adresse 4 octets |
| 20 | 4BYTES_ADDR_EX | W | 4BYTES_ADDR_EX | 0 | 1 | Ecrire 1 pour quitter le mode adresse 4 octets |
| 21 | SECTOR_PROTECT | W | Secteur protéger la valeur | 7:0 | 8 | Valeur à écrire dans le registre d'état pour protéger un secteur. (8) |
| 22 | RD_MEMORY_CAPACITY_ID | R | Valeur de la capacité mémoire | 7:0 | 8 | Contient les informations d'ID de capacité de mémoire. |
| 23 –
32 |
Réservé | |||||
Il vous suffit de spécifier une adresse dans le secteur et l'adresse IP effacera ce secteur particulier.
Il vous suffit de spécifier une adresse dans le sous-secteur et l'IP effacera ce sous-secteur particulier.
Informations connexes
- Fiche technique des appareils à configuration quadri-série (EPCQ)
- Fiche technique des périphériques de configuration série EPCQ-L
- Fiche technique du dispositif de configuration série EPCQ-A
- Spécifications de l'interface Avalon
Opérations
Les interfaces ASMI Parallel II Intel FPGA IP sont compatibles avec les interfaces mappées en mémoire d'Avalon. Pour plus de détails, reportez-vous aux spécifications Avalon.
- Il vous suffit de spécifier une adresse dans le dé et l'adresse IP effacera ce dé en particulier.
- Pour les dispositifs EPCQ et EPCQ-L, le bit de protection de bloc est le bit [2:4] et [6] et le bit supérieur/inférieur (TB) est le bit 5 du registre d'état. Pour les appareils EPCQ-A. le bit de protection de bloc est le bit [2:4] et le bit TB est le bit 5 du registre d'état.
Informations connexes
- Spécifications de l'interface Avalon
Contrôler les opérations du registre d'état
Vous pouvez effectuer une lecture ou une écriture sur un décalage d'adresse spécifique à l'aide du registre d'état de contrôle (CSR).
Pour exécuter l'opération de lecture ou d'écriture pour le registre d'état de contrôle, procédez comme suit :
- Confirmez le signal avl_csr_write ou avl_csr_read pendant que le
Le signal avl_csr_waitrequest est bas (si le signal waitrequest est haut, le signal avl_csr_write ou avl_csr_read doit être maintenu haut jusqu'à ce que le signal waitrequest passe au niveau bas). - En même temps, définissez la valeur d'adresse sur le bus avl_csr_address. S'il s'agit d'une opération d'écriture, définissez les données de valeur sur le bus avl_csr_writedata avec l'adresse.
- S'il s'agit d'une transaction de lecture, attendez que le signal avl_csr_readdatavalid soit affirmé haut pour récupérer les données lues.
- Pour les opérations nécessitant l'écriture d'une valeur à clignoter, vous devez d'abord effectuer l'opération d'activation d'écriture.
- Vous devez lire le registre d'état des indicateurs chaque fois que vous émettez une commande d'écriture ou d'effacement.
- Si plusieurs périphériques flash sont utilisés, vous devez écrire dans le registre de sélection de puce pour sélectionner la sélection de puce correcte avant d'effectuer toute opération sur le périphérique flash spécifique.
Figure 2. Lire la forme d'onde du registre de capacité de mémoire Example
Figure 3. Forme d'onde du registre d'activation d'écriture Example
Opérations de mémoire
L'interface mémoire ASMI Parallel II Intel FPGA IP prend en charge l'éclatement et l'accès direct à la mémoire flash. Lors de l'accès direct à la mémoire flash, l'IP effectue les étapes suivantes pour vous permettre d'effectuer toute opération de lecture ou d'écriture directe :
- Activation de l'écriture pour l'opération d'écriture
- Vérifiez le registre d'état du drapeau pour vous assurer que l'opération a été terminée au flash
- Relâchez le signal de demande d'attente lorsque l'opération est terminée
Les opérations de mémoire sont similaires aux opérations d'interface mappées en mémoire d'Avalon. Vous devez définir la valeur correcte sur le bus d'adresse, écrire des données s'il s'agit d'une transaction d'écriture, amener la valeur du nombre de rafales à 1 pour une transaction unique ou votre valeur de nombre de rafales souhaitée et déclencher le signal d'écriture ou de lecture.
Figure 4. Forme d'onde en rafale d'écriture de 8 mots Example
Figure 5. Forme d'onde en rafale de lecture de 8 mots Example
Figure 6. Écriture 1 octet byteenable = 4'b0001 Forme d'onde Example
Exemple de cas d'utilisation d'IP ASMI Parallel II Intel FPGAamples
Le cas d'utilisation examputilisent les fichiers ASMI Parallel II IP et JTAG-to-Avalon Master pour effectuer des opérations d'accès flash, telles que lire l'ID de silicium, lire la mémoire, écrire la mémoire, effacer le secteur, protéger le secteur, effacer le registre d'état du drapeau et écrire nvcr.
Pour exécuter l'exampfichiers, vous devez configurer le FPGA. Suivez ces étapes:
- Configurez le FPGA basé sur le système Platform Designer comme indiqué dans la figure suivante.
Figure 7. Système de concepteur de plate-forme montrant les IP et J ASMI Parallel IITAG-à-Maître d'Avalon
- Enregistrez le script TCL suivant dans le même répertoire que votre projet. Nommez le script comme epcq128_access.tcl pour example.
- Lancer la console système. Dans la console, sourcez le script en utilisant "source epcq128_access.tcl".
Example 1: Lire l'ID Silicon des périphériques de configuration
Example 2 : Lire et écrire un mot de données à l'adresse H'40000000
Example 3: Effacer le secteur 64
Example 4: Effectuez une protection de secteur sur les secteurs (0 à 127)
Example 5: Lire et effacer le registre d'état du drapeau
Example 6: Lire et écrire nvcr
Archives du guide de l'utilisateur ASMI Parallel II Intel FPGA IP
Les versions IP sont les mêmes que les versions du logiciel Intel Quartus Prime Design Suite jusqu'à la v19.1. À partir de la version 19.2 ou ultérieure du logiciel Intel Quartus Prime Design Suite, les cœurs IP disposent d'un nouveau schéma de gestion des versions IP.
Si une version IP core n'est pas répertoriée, le guide de l'utilisateur de la version IP core précédente s'applique.
| Version Intel Quartus Prime | Version de base IP | Guide de l'utilisateur |
| 17.0 | 17.0 | Guide de l'utilisateur Altera ASMI Parallel II IP Core |
Historique de révision du document pour le guide de l'utilisateur ASMI Parallel II Intel FPGA IP
| Version du document | Version Intel Quartus Prime | Version IP | Changements |
| 2020.07.29 | 18.0 | 18.0 | • Mise à jour du titre du document pour Guide de l'utilisateur ASMI Parallel II Intel FPGA IP.
• Mis à jour Tableau 2 : Réglages des paramètres en section Paramètres. |
| 2018.09.24 | 18.0 | 18.0 | • Ajout d'informations sur les applications et la prise en charge du cœur IP FPGA Intel ASMI Parallel II.
• Ajout d'une note pour faire référence au Guide de l'utilisateur de l'interface flash série générique Intel FPGA IP Core. • Ajout de la Exemple de cas d'utilisation d'ASMI Parallel II Intel FPGA IP Coreamples section. |
| 2018.05.07 | 18.0 | 18.0 | • Cœur IP Altera ASMI Parallel II renommé en cœur IP Intel FPGA ASMI Parallel II par changement de marque Intel.
• Ajout de la prise en charge des appareils EPCQ-A. • Ajout d'une note au signal clk dans le Description des ports tableau. • Mise à jour de la description du signal qspi_scein dans le Description des ports tableau. • Ajout d'une note au registre SECTOR_PROTECT dans le Enregistrer la carte tableau. • Mise à jour du bit et de la largeur des registres SECTOR_ERASE et SUBSECTOR_ERASE dans le Enregistrer la carte tableau. • Mise à jour du bit et de la largeur pour SECTOR_PROTECT s'inscrire dans le Enregistrer la carte tableau. |
| suite… | |||
| Version du document | Version Intel Quartus Prime | Version IP | Changements |
| • Mise à jour de la description de l'option CHIP SELECT du registre CONTROL dans le Enregistrer la carte tableau.
• Mise à jour des notes de bas de page pour les registres SECTOR_ERASE, SUBSECTOR_ERASE, BULK_ERASE et DIE_ERASE dans le Enregistrer la carte tableau. • Mise à jour de la description de vl_mem_addr signaler dans le Description des ports tableau. • Modifications éditoriales mineures. |
| Date | Version | Changements |
| Mai 2017 | 2017.05.08 | Version initiale. |
Société intel. Tous les droits sont réservés. Intel, le logo Intel et les autres marques Intel sont des marques commerciales d'Intel Corporation ou de ses filiales. Intel garantit les performances de ses produits FPGA et semi-conducteurs selon les spécifications actuelles conformément à la garantie standard d'Intel, mais se réserve le droit d'apporter des modifications à tout produit et service à tout moment et sans préavis. Intel n'assume aucune responsabilité découlant de l'application ou de l'utilisation de toute information, produit ou service décrit dans le présent document, sauf accord exprès et écrit d'Intel. Il est conseillé aux clients d'Intel d'obtenir la dernière version des spécifications de l'appareil avant de se fier aux informations publiées et avant de passer des commandes de produits ou de services.
*D'autres noms et marques peuvent être revendiqués comme étant la propriété d'autrui.
Documents / Ressources
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Intel ASMI Parallèle II Intel FPGA IP [pdf] Guide de l'utilisateur ASMI Parallèle II Intel FPGA IP, ASMI, Parallèle II Intel FPGA IP, II Intel FPGA IP, FPGA IP |
